计组实验一 - 8位可控的二进制补码加减法器

最新推荐文章于 2025-03-31 16:13:54 发布

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分类专栏：计算机组成原理文章标签： VHDL 计组实验

本文链接：https://blog.csdn.net/qq_36148847/article/details/79844305

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该博客详细介绍了使用 VHDL 语言在 quartusII 9.0 中设计8位可控二进制补码加减法器的实验过程。首先，博主实现了基本的一位全加器，接着利用该全加器设计了8位加法器，并进行了模块化编程。在编译adder8.vhd文件并设置好芯片引脚后，进行了硬件验证。通过观察原理图，发现ci和m信号相同，从而优化了设计，去除了ci管脚分配。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

实验说明：

1.使用 quartusII 9.0 完成8位可控的二进制补码加减法器
2.使用 VHDL 语言编写代码
3.学会模块化编程处理

实验步骤

一. 先实现一位全加器


library ieee;
use ieee.std_logic_1164.all;

entity fa is 
port(a,b,ci : in std_logic;
       s,co : out std_logic);
end fa;

architecture b_fa of fa is
begin
    s<=a xor b xor ci;
    co<=((a xor b) and ci) or (a and b);
end b_fa;

二. 使用刚设计的全加器设计

library ieee;
use ieee.std_logic_1164.all;

entity adder8 is
port(a,b : in std_logic_vector(7 downto 0);
      ci,m : in std_logic;
       s : out std_logic_vector(7 downto 0);
      co ,vf: out