CDC处理

亚稳态问题及其解决方法

本文简单介绍亚稳态问题的概念，着重介绍解决亚稳态问题的方法。

了解亚稳态

亚稳态问题是FPGA、数字IC设计中最基础的一个概念，掌握这个概念需要理解触发器的基本原理、跨时钟域（Cross Clock Domain）概念。

亚稳态产生的原因？

亚稳态问题是由于违背了触发器的建立时间和保持时间而产生的。

• 设计中任何一个触发器都有特定的建立时间和保持时间，但是要求触发器的时钟边沿到来前后的窗口期内触发器D端的输入保持稳定。 一旦在这个窗口期内输入数据发生了变化，由于触发器的结构特性会导致触发器的Q端的输出是未知的。这种未知的状态会随着电路传播下去给电路造成危害，这种不确定状态的传播叫做亚稳态。
• 触发器是否进入亚稳态和返回稳态所需的时间取决于工艺和环境，一般来说，触发器会在一、二个时钟周期内返回稳定的状态。

亚稳态问题如何解决？

在多时钟设计中，亚稳态问题是不可避免的，亚稳态问题无法从根本上消除、但可以通过特定的电路来降低亚稳态的发生的概率。

• 解决方法分类：（1）单/多bit信号（控制/数据）（2）快—>慢/慢—>快

单bit从慢到快：

• 边沿检测同步器：边沿检测同步器如图所示，通过寄存器之间的与操作可以提取输入信号的上升沿或者下降沿，电路图和时序图如下：
  

边沿检测同步器对输入信号有要求，要求输入信号宽度必须 > (采样时钟周期(CLKB)+A的Thold时间)，最安全的就是输入宽度为2个采样周期（CLKB）的宽度。

单bit从快到慢：

• 脉冲检测同步器：脉冲检测同步器如图所示，通过提取快时钟域下的一个脉冲并在慢时钟域进行展宽，展宽采用异或门，电路图和时序图如下：
  

边沿检测同步器对输入信号有要求，要求输入信号宽度必须 > (采样时钟周期(CLKB)+A的Thold时间)，最安全的就是输入宽度为2个采样周期（CLKB）的宽度。
握手信号
详情参见3.2

多bit数据信号处理

多bit数据信号处理的时候主要看信号的变化特征，如果能够满足格雷码的数据变换方式，由于每次只有1bit数据发生改变，那么能够采用上述的同步方式，否则应当采用握手信号或者异步fifo的形式处理

参考：

[https://blog.csdn.net/CLL_caicai/article/details/104625791]