跨时钟域信号处理(一)--Verilog单比特信号

最新推荐文章于 2024-10-11 11:20:04 发布
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分类专栏： Verilog设计基础、经验与经典电路 文章标签： 跨时钟域处理 Verilog FPGA单比特信号 异步信号
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本文链接：https://blog.csdn.net/qq_34070723/article/details/88599295
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本文主要探讨单比特信号在跨时钟域处理中的应用，涉及亚稳态问题和Verilog代码设计。内容包括从慢时钟到快时钟（clk_b到clk_a）的信号传输，需要寄存两拍以减少亚稳态影响，以及从快时钟到慢时钟（clk_a到clk_b）的信号传输，通过展宽脉冲确保信号能被正确捕捉。
摘要由CSDN通过智能技术生成

网上有很多的跨时钟域信号处理的相关文章，主要分为三种：

  1. 单比特信号--打两拍或打更多拍（使用触发器）；
  2. 多比特信号--异步双口块RAM或者异步FIFO；
  3. 格雷码转换。

这次就主要说第1种情况，适用于单比特信号。

1.应用场景

从时钟域1的单比特信号DATA需要传到时钟域2下，在2下就可以使用寄存器打拍的方式将DATA信号同步到自己的时钟域下。

为什么要打拍？因为要解决亚稳态的问题。

one_bit

2.亚稳态

触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口，如果触发器的数据输入端口上数据在这个时间窗口内发生变化（或者数据更新），那么就会产生时序违规。存在这个时序违规是因为建立时间要求和保持时间要求被违反了，此时触发器内部的一个节点（或者要输出到外部的节点）可能会在一个电压范围内浮动，无法稳定在逻辑0或者逻辑1状态。换句话说，如果数据在上述窗口中被采集，触发器中的晶体管不能可靠地设置为逻辑0或者逻辑1对应的电平上。所以此时的晶体管并未处于饱和区对应的高或者低电平，而是在稳定到一个确定电平之前，徘徊在一个中间电平状态（这个中间电平或许是一个正确值，也许不是）。如图所示，这就是所谓的亚稳态。

3、Verilog代码设计

一般而言单bit信号就是我们所用到的脉冲信号或者电平信号。假设A和B是两个时钟域，各自的频率是clk_a和clk_b，clk_a的频率高于clk_b（同频相位差稳定的，不在讨论范围内）ÿ

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相比于之前的入门篇，必备篇的难度是明显增加的，起码是变长了的hhh，所以学习进度也是变慢了。必备篇内容也比较多，就不像入门篇一次更新完了，分Part更新，做到即时记录避免后续忘记。如有理解不对的地方也请各位大佬赐教~Part1对应左神视频019-025。
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基于vivado（语言Verilog）的FPGA学习（5）——跨时钟处理
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一、脉冲同步 signal_a是clka（300M）时钟域的一个单时钟脉冲信号，如何将其同步到时钟域clkb（100M）中，并产生出signal_b同步脉冲信号。请用Verilog代码描述，并画出对应的时序波形图说明图。 1.1 电路波形图 如上图所述，aclk时钟域发送的信号signal_a，慢速时钟域的时钟bclk根本就采集不到，此时不能使用打两拍的方式，要想办法转换思路，如果能够让同步于快速时钟域aclk下的脉冲信号signal_a变长到可以让慢速时钟域bclk检测到，这个问题就可以完美解决了。 所
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当试图在一个时钟域（比如ClkA，100MHz）打一拍，而在另一个时钟域（ClkB，80MHz）打两拍时，由于时钟频率差异，可能会出现数据无法正确同步传输的情况。这种情况下，数据在两个时钟周期的边界可能会丢失，尤其是在ClkB的第二个周期开始时，如果没有正确的边缘采样或延迟补偿，可能导致数据接收错误。 下面是简单的示意图解释这种情况： ``` ClkA (100MHz) |-----|-----|-----|-----|... x x x x ... (数据位) ClkB (80MHz) |--|----|----|----|... | | | | ... (两次数据采样) ``` 数据是在ClkA的一个完整周期（两个ClkB周期）内发送的，但在ClkB的每个完整周期内只有一半时间能正确对接收到的数据。如果数据包含重要的信息，这将造成数据错误。 以下是使用Verilog或VHDL编写的简单testbench，用于模拟和验证这种状况： ```verilog module clock_domain_crossing_module( input wire clkA, // 100MHz input wire clkB, // 80MHz input wire data_in, // 单位比特信号 output wire data_out // 输出信号在ClkB时钟域的两个拍 ); reg [1:0] count; always @(posedge clkA or posedge clkB) begin if (posedge clkA) begin // 在ClkA上升沿打一拍 count <= {count[1], data_in}; end else if (posedge clkB && count == 1) begin // 在ClkB上升沿打第二拍，但此时count已变为0 data_out <= {data_in, data_in}; // 数据错误，预期应该接收到第一个拍 count <= 0; // 更新计数器，准备下一次采样 end end // 添加额外的测试信号和代码来验证数据接收是否正确 // ... endmodule ``` 在这个testbench中，我们创建了一个计数器`count`来同步数据传输。然而，实际操作中数据的丢失会在仿真阶段明显显示出来，需要额外的检查来确认问题。
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