跨时钟域信号处理(一)--Verilog单比特信号

网上有很多的跨时钟域信号处理的相关文章，主要分为三种：

1. 单比特信号--打两拍或打更多拍（使用触发器）；
2. 多比特信号--异步双口块RAM或者异步FIFO；
3. 格雷码转换。

这次就主要说第1种情况，适用于单比特信号。

1.应用场景

从时钟域1的单比特信号DATA需要传到时钟域2下，在2下就可以使用寄存器打拍的方式将DATA信号同步到自己的时钟域下。

为什么要打拍？因为要解决亚稳态的问题。

2.亚稳态

触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口，如果触发器的数据输入端口上数据在这个时间窗口内发生变化（或者数据更新），那么就会产生时序违规。存在这个时序违规是因为建立时间要求和保持时间要求被违反了，此时触发器内部的一个节点（或者要输出到外部的节点）可能会在一个电压范围内浮动，无法稳定在逻辑0或者逻辑1状态。换句话说，如果数据在上述窗口中被采集，触发器中的晶体管不能可靠地设置为逻辑0或者逻辑1对应的电平上。所以此时的晶体管并未处于饱和区对应的高或者低电平，而是在稳定到一个确定电平之前，徘徊在一个中间电平状态（这个中间电平或许是一个正确值，也许不是）。如图所示，这就是所谓的亚稳态。

3、Verilog代码设计

一般而言单bit信号就是我们所用到的脉冲信号或者电平信号。假设A和B是两个时钟域，各自的频率是clk_a和clk_b，clk_a的频率高于clk_b（同频相位差稳定的，不在讨论范围内）ÿ