硬件锁存器作为输入时出现电平乱码原理分析

写此文章的前提：使用作为IO口输入拓展时，发现输入的IO口电平读取时是乱的。

应用电路：先前的应用电路，
锁存器芯片无限增加，就可以用8个io口拓展无限个IO。
如下应用电路，锁存IC左边为输入口，右边为单片机口。
此文章不描述原理

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此电路修正应该在Dx到电阻中间加一个下拉电阻接地 。后面会解释到原因

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理想理论上：前提条件片选OE拉低，锁存LE拉高 左边的输入状态高低，就是右边的高低。

验证现象级：当只有一个引脚输入的时候，首要现象出现在右边输出端，出现了5个 输出脚的电平。此时测量右边的输入脚，发现有超过0.5V的电压。
上述就是问题原因所在，因为锁存器输入0.5V之内才被判断为低电平（1.35V以上为高电平），所以0.5到1.35之前为不确定状态，出现了输出混乱。
解决办法：右边加下拉电阻，让没有输入的引脚保持0.5V之内，被锁存器明确识别为低电平。

下文引用到别人的文章：两篇
https://m.elecfans.com/article/598517.html
https://www.elecfans.com/dianzichangshi/20171024568740.html
引脚描述：

芯片引脚俯视图

74HC573工作原理

74HC573的八个锁存器都是透明的D型锁存器，当使能（G）为高时，Q输出将随数据（D）输入而变。当使能为低时，输出将锁存在已建立的数据电平上。输出控制不影响锁存器的内部工作，即老数据可以保持，甚至当输出被关闭时，
　　附带各种型号锁存器的原理链接：地址https://www.bilibili.com/read/cv14000533

新的数据也可以置入。这种电路可以驱动大电容或低阻抗负载，可以直接与系统总线接口并驱动总线，而不需要外接口。特别适用于缓冲寄存器，I/O通道，双向总线驱动器和工作寄存器。

引脚功能使用真值表1，都一样

引脚功能使用真值表2，都一样

电气特性，输入输出高低电平标准：

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提前写结论： 锁存器构成二级，在每次操作锁存器之前（操作CS 片选
或者LE锁存）都需要清除，一级D端的数据。特别是多个芯片的D端口的数据输入共用相同引脚。

分析：前提一级锁存器共用一级输入端，二级锁存器也共用二级输入端，二级CS全部片选

如图二，在一级芯片控制二级芯片的锁存LE，当一级的输入端D不干净有数据例如有0xf0，此时的二级输入端D也不干净存在0x03。在一级都不干净的情况下，使1级锁存为0x01，此时出现一个重大问题：
重大问题为：在二级CS全部片选，之前的0xf0已经送到二级的LE端口，再锁存为0x01，又把0x01送到二级的端口，形成了高四位二级芯片的锁存信号，所以高四位会锁存上了，锁上了0x03。
所以这种乱的电平出现要么是硬件设计导致，然后程序又没有做保护。
解决方法是：在每次操作之前，片选之前，锁存拉高之前。都清理输入端的数据，具体看情况；图一用0xff，图二用0x00