FPGA基础学习
文章平均质量分 58
Doreen Zou
硕士、国企
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ModelSim的入门仿真步骤(图文干货)
ModelSim仿真分为以下6个主要步骤:1. 新建工程2. 新建或导入工程文件3. 文档编译4. 开始仿真5. 添加仿真波形6. 调整仿真时间原创 2023-06-04 22:35:51 · 13658 阅读 · 0 评论 -
Verilog中forever、repeat、while、for四类循环语句(含Verilog实例)
当搭建FPGA逻辑时,使用循环语句可以使语句更加简洁易懂,Verilog中存在四类循环语句,如标题,具体介绍了forever、repeat、while、for四类循环语句的用法和实例。原创 2023-03-17 23:53:19 · 3465 阅读 · 1 评论 -
FPGA中的流水线设计(含Verilog范例)
流水线设计如同生产线一样,将整个执行过程分解为若干个工作段,从流水线的起点连续输入,各操作段以重叠方式执行。使得运行的速度只与流水线输入的速度有关,而与处理所需的时间无关,从而提高运行效率。原创 2022-11-08 21:22:18 · 4302 阅读 · 1 评论 -
Verilog状态机的分类和编码实现(含编码范例)
状态机分类和状态机状态编码方式,提供Vivavo的范例代码原创 2022-10-18 21:54:35 · 1367 阅读 · 0 评论 -
Xilinx FIFO IP核的例化和使用(含代码实例)
文章包含了FIFO IP核例化 、IP核调用、端口理解及IP核控制(提供实例)原创 2022-10-15 01:12:16 · 6036 阅读 · 0 评论 -
Verilog中begin...end和fork....join的区别和用法
Verilog中begin...end和fork....join的区别和用法原创 2022-07-18 23:20:46 · 2459 阅读 · 0 评论 -
verilog中initial、always模块的使用方法
initial、always、task、function模块均称为过程结构。initial模块和always模块都是同时并行执行的,initial模块只执行一次,而always模块则是不断重复地运行原创 2022-07-18 23:29:32 · 3143 阅读 · 0 评论 -
Verilog的运算符及优先级
Verilog运算符中的逻辑运算符和位运算符的区别,如&和&&、|和||的区别,以及不同运算符的优先级对比。原创 2022-07-17 22:05:47 · 17756 阅读 · 6 评论 -
Verilog中“X”和“Z”状态和 进制表示
verilog仿真中的X和Z代表什么呢?二进制数,十进制数、十六进制数分别用什么表示?原创 2022-07-08 22:37:14 · 8630 阅读 · 0 评论 -
Verilog的数据类型和模块端口
介绍了3种常见的数据类型:wire型、reg型、parameter型的使用方法。3种常见的模块端口:input、output、inout的定义。原创 2022-07-07 07:55:34 · 2262 阅读 · 0 评论 -
FPGA、CPLD、DSP优缺点比较
FPGA与CPLD,FPGA与DSP特点对比原创 2022-07-06 08:05:49 · 2245 阅读 · 0 评论 -
FPGA的基本设计流程
FPGA的基本设计流程,主要包括系统设计、设计输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序方针与验证、板级方针与验证、芯片编程与调试等9个部分。原创 2022-07-05 07:04:48 · 8734 阅读 · 0 评论 -
FPGA的原理与结构
FPGA结构和组成,主要由可编程输入/输出单元(IOB)、可配置逻辑块(CLB)、数字时钟管理模块(DCM)、嵌入式块RAM(BRAM)、 布线资源、底层内嵌功能单元、内嵌专用硬核等7部分构成原创 2022-07-04 22:45:27 · 1839 阅读 · 0 评论