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RSS订阅原创 SPI调试记录2
任何指令都无法生效，查看手册发现SCK在上升沿的时候采样，而大部分情况下FPGA都是上升沿采样，所以在SCK上升沿SI的数据也在发生变化导致数据不稳定，此处FPGA应该设置为下降沿采样，在下降沿SI的数据变化，在flash的SCK上升沿就可以写入稳定的数据。
2023-11-20 14:58:15
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原创 vivado网表约束
LOCK_PINS是一个单元的属性，用于在逻辑LUT的输入(I0,I1,I2,...)和LUT物理引脚（A6,A5和A4）之间指定映射关系。普遍的用法是，将时序上有严格要求的LUT输入强制映射到最快的A6和A5的物理输入。如下是将I1映射到A6,I0映射到A5.可以防止信号被综合掉，但是无法防止在布局布线的时候优化掉。可以防止信号在综合，以及布局布线的时候被优化掉。设置为FALSE时允许时钟占用普通IO口。
2023-09-04 14:24:12
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原创 时序例外set_multicycle_path
以上命令定义触发器DFF1与DFF2之间时序路径建立时间的延时为第5个时钟周期检查，保持时间的延时为第4个周期检查，其延时波形如下图所示。由于发射时序单元和捕获时序单元中的逻辑电路延时有多个时钟，故需要设置几个时钟的建立时间，定义的命令如下。设计中存在时序路径延时比较长，并且设计允许信号在这类时序路径下的延时等于几个周期的时间，如下图所示。*从慢时钟到快时钟的多周期，假设CLK2频率是CLK1的3倍。*从快时钟到慢时钟的多周期，假设CLK1频率是CLK2的3倍。此时应该建立一个乘3的多周期路径约束。
2023-09-04 10:07:59
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原创 IMX536调试记录（2）
有的sensor可能是12bit 0-4095，而有的像536就是1-4094。完成这些后sensor调试应该就完成了。接上文有数据之后查看数据是否正确，这里前期发现同步码接收错误，应该先参照手册查看其传输数据顺序，以536为例它是。，而后还要观察其是否错位，错位应做相应逻辑移位，而后再看数。
2023-08-18 15:26:39
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原创 FPGA 伽马校正算法实现
为伽马矫正前Y通道输入数据，r为伽马矫正指数，若像素值处于暗处区域，则n取暗处区域最大值，若像素值处于亮处区域，则n取亮处区域最小值；以上为伽马校正查找表代码，根据优化我们可以把亮部放入一个ROM中，暗部放入一个ROM中，如图所示。主要通过查找表的方式用ROM来实现。为伽马矫正后Y通道输出数据，Matlab仿真曲线如图所示。
2023-06-19 16:36:27
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原创 FPGA 普通IO口如何供外部时钟使用
在XDC约束文件内添加约束忽略该时钟规范set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets sys_clk]
2022-12-06 21:07:44
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原创 FPGA ZYNQ架构AXI DMA的传输实现
AXI DMA：直接内存访问，为内存和AXI4-Stream外设之间提供高带宽的直接内存访问，其可选的S/G功能可以将CPU从数据搬运任务中解放出来，AXI DMA通过AXI-Lite接口对寄存器做一些配置
2022-09-29 14:02:48
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空空如也
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