xilinx vivado工具或ip使用
vivado 工具使用 ip等
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Xilinx 7 Series FPGAs SelectIO
一、ISERDESE2简介ISERDESE2是专用的串并转换器,它在完成串并转换时并不会带来多余的时序上的问题,从而很适合应用到高速源同步应用中。比如摄像头数据。专用解串器/串并转换器它可以完成高速数据传输同时不需要FPGA端匹配数据频率,这个转换器支持SDR(single data rate)和DDR(double data rate)。SDR模式支持2-,3-,4-,5-,6-,7-,8...原创 2019-08-01 18:18:09 · 648 阅读 · 0 评论 -
vivado 除法器ip核的使用
通过catalog产生一个除法器ip核我这里使用24bit / 16 bit时钟延迟可以手动设置和默认的自动设置。附录测试代码:我自己做的测试顶,也有ip自带的tb可用来仿真,可以右键选择set as top来进行仿真。 时钟频率可以通过改变其中参数来设置。module tb;reg clk;reg s_axis_divisor_tvalid;reg [15:0] s_ax...原创 2019-07-30 11:40:59 · 28636 阅读 · 15 评论 -
vivado xdc时钟约束
XDC是Xilinx Design Constraints的简写,但其基础语法来源于业界统一的约束规范SDC(最早由Synopsys公司提出,故名Synopsys Design Constraints)。所以SDC、XDC跟Vivado Tcl的关系如下图所示。XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束,对一个设计进行约束的先后顺序也可以按照这三类约束依次进行.时钟约束时钟...原创 2019-08-12 12:53:57 · 4626 阅读 · 0 评论 -
vivado mcs文件的QSPI Flash固化
开发板的QSPI Flash连接到FPGA,用于fpga的比特流固化。若将fpga运行的比特流固化到QSPI Flash中。fpga每次上电将会自动加载QSPI Flash的比特流数据并运行。布局布线完成后打开bitstream Settings,打开fpga配置属性,在布局布线完成后一定要打开open implemented design选项,若不打开,会在配置设置属性中无法看到 config...原创 2019-12-19 18:27:54 · 1646 阅读 · 0 评论 -
xilinx 7系列 FPGA加载配置
FPGA加载配置的接口两种方式:串行接口,如常见的SPI flash进行加载配置。8位,16,32位,的并行接口,如flash器件进行加载配置。由于fpga的配置数据运行在cmos配置锁存器上,每次断电后即消失,因此每次上电都需要通过特殊的配置引脚对其做一次比特流重新加载。不同配置器件可以分为以下方式:主串配置模式从串配置模式主并配置模式从并配置模式JTAG/边界扫描配置模式主串...原创 2019-12-19 18:09:12 · 2659 阅读 · 4 评论