think ofu

原创 zynq AXI 基础

ZYNQ中的AXI接口共有9个，主要用于PS与PL的互联，包含以下三个类型：. AXI_ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。. AXI_HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四个，PL模块作为主设备连接。主要用于PL访问PS上的存储器（DDR和On-Chip RAM）. AXI_GP接口，是通用的AXI接口，总共有四个，包括两个32位主设备接口和两个32位从设备接口。AXI（A

原创 fpga testbench 学习小结二

在testbench常用到文件的读取reg [9:0] img [1:data_num]; //数组形式存储读出的数据 integer file_out; integer file_out_u; integer file_out_v; initial begin//读文件到mem中 $readmemh("img_bay...

原创 vivado mcs文件的QSPI Flash固化

开发板的QSPI Flash连接到FPGA,用于fpga的比特流固化。若将fpga运行的比特流固化到QSPI Flash中。fpga每次上电将会自动加载QSPI Flash的比特流数据并运行。布局布线完成后打开bitstream Settings，打开fpga配置属性，在布局布线完成后一定要打开open implemented design选项，若不打开，会在配置设置属性中无法看到 config...

原创 xilinx 7系列 FPGA加载配置

FPGA加载配置的接口两种方式：串行接口，如常见的SPI flash进行加载配置。8位，16,32位，的并行接口，如flash器件进行加载配置。由于fpga的配置数据运行在cmos配置锁存器上，每次断电后即消失，因此每次上电都需要通过特殊的配置引脚对其做一次比特流重新加载。不同配置器件可以分为以下方式：主串配置模式从串配置模式主并配置模式从并配置模式JTAG/边界扫描配置模式主串...

原创 异步fifo设计 解决例子

一、亚稳态状态对于使用上升沿触发的触发器来说，建立时间(Setup Time)是在时钟上升沿到来之前，触发器数据保持稳定的最小时间；而保持时间(Hold Time)是在时钟上升沿到来之后，触发器数据还应该保持的最小时间。在时钟上升沿前后的这个窗口内数据应该保持不变，否则会使触发器工作在一个不确定的状态，即亚稳态。当触发器处于亚稳态，且处于亚稳态的时间超过了一个时钟周期时，这种不确定的状态...

原创 数字设计工程师学习路线

1.建立数字电路设计的概念：先电路，后代码，RTL是用来描述电路的，而不是用来设计电路的。HDL的正确翻译是"硬件描述语言"，不是"硬件设计语言"。刚刚走出大学的学 生，有可能还没有到达第一阶段。因为在学校做课题，一般是先分析功能，然后就开始代码设计，拼拼凑凑，通过仿真来调整代码，最终"凑合"成一个可以运行的 代码。如果采用这种方式设计电路，表示自己还没有入门。回想自己当初进入工作之前也是这样，...

原创 Tone Mapping---色调映射算法

1. 【背景 - 高动态图像】图像的动态范围： 图像的 Max(亮度值) / Min(亮度值)高动态图像 ： 动态范围大的图像高动态 VS 普通 ： 高动态图像(位数 > 8位) 普通灰度图像(位数 = 8位 一般情况) 显示器的灰度Only 8位怎么办 -处理 ： 将高动态图像的颜色 -> 变换 才能显示出来；另外高动态图像的灰度值分布的很...

原创 芯片设计流程

芯片是什么？芯片的具体设计流程又是什么？本文探讨的就是芯片在字面以外的意义，以及芯片是怎么被设计成的*芯片芯片，又称微电路（microcircuit）、微芯片（microchip）、集成电路（英语：integrated circuit, IC）。是指内含集成电路的硅片，体积很小，常常是计算机或其他电子设备的一部分。芯片，英文为Chip；芯片组为Chipset。芯片一般是指集成电路的载体...

原创 anydesk远程桌面管理工具软件下载

AnyDesk是一款号称速度最快的免费远程连接/远程桌面控制软件，据说是前 TeamViewer 开发小组人员自立门户的产品，它拥有先进的 视频压缩技术 DeskRT， 可轻松穿透 防火墙/路由器，实测在电信、移动的跨网宽带环境下，速度确实要比 TeamViewer 和 QQ 流畅。虽然目前软件为Beta版，但潜力巨大……由于现今网络环境越来越复杂，防火墙、路由器、宽带提供商等等各种因素常常会导致...

原创 fifo深度计算

其次，异步FIFO，读写时钟不同频，那么FIFO主要用于数据缓存，我们选择的FIFO深度应该能够保证在最极端的情况下，仍然不会溢出。因此考虑的前提一般都是写时钟频率大于读时钟频率，但是若写操作是连续的数据流，那么再大的FIFO都无法保证数据不溢出。因此可以认为这种情况下写数据的传输是“突发Burst”的，即写操作并不连续，设计者需要根据满标志控制或者自己来控制写操作的起止。宏观地，从整个时间域上...

原创 fpga四种设计思想之计数器篇

module execlc4( input wire clk, input wire rst_n, input wire en, output reg dout);reg [3:0] cnt1,cnt0;wire add_cnt1,add_cnt0;wire end_cnt0,end_cnt1;reg flag_add;always@(posedge clk o...

原创 camera图像处理

我理解的图像处理应该主要分以下四个方面：1.图像获取端，摄像头端，3A算法，ISP相关算法，都是为了获取高还原图的图像，消除色差，提高对比度。2.图像传输 存储端 H264,H265,MPEG-43.图像处理端 各种滤波器 ，去雾，锐化，都是为了去噪，提高对比度。4.图像应用端 sobel图像边缘检测 腐蚀运算等。图像ISP：也称为图像预处理，主要作用就是针对sen...

原创 vivado xdc时钟约束

XDC是Xilinx Design Constraints的简写，但其基础语法来源于业界统一的约束规范SDC（最早由Synopsys公司提出，故名Synopsys Design Constraints）。所以SDC、XDC跟Vivado Tcl的关系如下图所示。XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束，对一个设计进行约束的先后顺序也可以按照这三类约束依次进行.时钟约束时钟...

原创 学习资料

https://www.cnblogs.com/lifan3a/category/639820.html 比较多的学习资料

原创 反码，补码，符号

一. 机器数和真值在学习原码, 反码和补码之前, 需要先了解机器数和真值的概念.1、机器数一个数在计算机中的二进制表示形式, 叫做这个数的机器数。机器数是带符号的，在计算机用一个数的最高位存放符号, 正数为0, 负数为1.比如，十进制中的数 +3 ，计算机字长为8位，转换成二进制就是00000011。如果是 -3 ，就是 10000011 。那么，这里的 00000011 和 1000...

原创 方向选择-仅从个人考虑

日期：2019-7月首先来了解市场需要该职业拥有的技能数字前端设计工程师（SOC方向）职位描述：-负责开发应用于无人机/机器视觉等高端智能嵌入式应用的芯片级解决方案，包括基于ARM cortex M/A系列CPU的嵌入式SOC系统，包括RTL仿真与FPGA原型验证。-配合软件驱动开发人员进行底层驱动开发及操作系统移植专业技能要求：申请者需熟悉Verilog硬件描述语言，能够使用相...

原创 CORDIC算法理论与代码实现

引言：在FPGA的程序员们大多使用的是Verilog 语言，，在Verilog中，运算一般分为逻辑运算（&&，||，！。。）与算术运算（+，-，*，/）。对于用‘/’除、‘%’取余和‘**’幂。”这三个运算是不可综合的。不可综合的具体意思为不能综合为简单的模块，当我们在程序中调用了这些运算时，‘/’除和‘%’取余在Quartus软件中是可以综合的，因此可以正常调用运行，但是会消耗...

原创 fpga面经网络收集

1、同步电路和异步电路的区别是什么?(仕兰微电子)2、什么是同步逻辑和异步逻辑?(汉王笔试)同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系.3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)线与逻辑是两个输出信号相连可以实现与的功能.在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电...

原创 跨时钟域如何解决

最近我整理了一下跨时钟域设计的一些知识，一方面这与亚稳态有关系，承接前面讲到的内容，一方面当做复习吧。主要内容主要是是围绕跨时钟域展开的，主要内容概览：·跨时钟域与亚稳态·跨同步时钟的控制信号传输·时钟同源，周期之间非整数倍的跨时钟域·跨异步时钟域的控制信号传输...

原创 Xilinx 7 Series FPGAs SelectIO

一、ISERDESE2简介ISERDESE2是专用的串并转换器，它在完成串并转换时并不会带来多余的时序上的问题，从而很适合应用到高速源同步应用中。比如摄像头数据。专用解串器/串并转换器它可以完成高速数据传输同时不需要FPGA端匹配数据频率，这个转换器支持SDR（single data rate）和DDR（double data rate）。SDR模式支持2-，3-,4-,5-,6-,7-,8...

原创 如何学习FPGA

原文：https://blog.csdn.net/qq_22168673/article/details/90643220原文：https://blog.csdn.net/k331922164/article/details/44626989一、入门首先要掌握HDL（HDL=verilog+VHDL）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者...

原创 verilog基础之--语句系列

在verilog HDL赋值语句中，有两种赋值语句：阻塞赋值 (b=a)非阻塞赋值（b<=a）

原创 verilog基础之0

原创 简单verilog状态机学习

状态机三段式两段式 // 11101 序列检测 module mealy( input wire clk, input wire rst_n, input wire A, output reg k ); parameter S1=2'b...

原创 Verilog HDL的语言--运算符,变量

（2）reg型，默认为不定值x。寄存器是存储单元的抽象，寄存器数据类型的关键字是reg。常用来表示always模块内的指定信号，代表触发器。在always模块内被赋值的每一个信号都必须定义成reg型。格式与wire型类似:reg [n-1,0] 数据名1，数据名2，…数据名i；reg [n,1] 数据名1，数据名2，…数据名i；reg数据可以赋正值，也可以赋负值。但是当一个reg数据是一...

原创 SPI接口简介

串行外设接口(SPI)是微控制器和外围IC（如传感器、ADC、DAC、移位寄存器、SRAM等）之间使用最广泛的接口之一。本文先简要说明SPI接口，然后介绍ADI公司支持SPI的模拟开关与多路转换器，以及它们如何帮助减少系统电路板设计中的数字GPIO数量。SPI是一种同步、全双工、主从式接口。来自主机或从机的数据在时钟上升沿或下降沿同步。主机和从机可以同时传输数据。SPI接口可以是3线式或4线...

原创 AMBA之AHB协议原理学习

Advanced High-performance BusAHB 目的是来解决高性能可同步的设计要求。用于实现高性能，高时钟频率系统的特征要求。这些要求包括：猝发传输分割交易单周期总线主设备交易单时钟沿操作无三态实现更高的数据总线配置...

原创 FPGA基础知识之理解LUT

LUT指显示查找表（Look-Up-Table)，本质上就是一个RAM。它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。第一部分： 查找表LUTFPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。...

原创 CDC单Bit跨时钟域传输

跨时钟域有哪些解决办法？- 相位控制相位控制技术可以在一个时钟频率是另外一个时钟的数倍，并且其中一个时钟可以由FPGA 内部PLL 或者DLL 控制时使用。多级寄存器一般针对单bit控制信号跨越两个异步时钟域传输，可以采用多级寄存器，俗称多打拍。同步电路中的第一拍后也许会产生亚稳态，但是信号有机会在其被第二级寄存以及被其它逻辑看到之前稳定下来。常用的就是对单bit信号打两拍，这也是最简单...

转载 视频相关简述

概念*视频文件格式***BMP***格式 位图BMP是一种与硬件设备无关的图像文件格式，使用非常广。它采用位映射存储格式，除了图像深度可选以外，不采用其他任何压缩 ，因此，BMP文件所占用的空间很大。BMP文件的图像深度可选lbit、4bit、8bit及24bit。BMP文件存储数据时，图像的扫描方式是按从左到右、从下到上的顺序JPEG格式Joint Photographic E...

翻译 H264 硬编码基本原理

H.264 是在 MPEG-4 技术的基础之上建立起来的，其编解码流程主要包括 5 个部分：帧间和帧内预测（Estimation）、变换（Transform）和反变换、量化（Quantization）和反量化、环路滤波（Loop Filter）、熵编码（Entropy Coding）。H.264 解码的四个步骤中的第一步“CAVLC/CABAC 解码”是最为消耗运算资源，这方面远高于其...

原创 fpga testbench 学习小结一

引言：对于testbench是数字电路设计中不可或缺的一项设计方法，主要是提供的是激励。尽管现在各种开发工具都通过绘制波形图的方法生成测试激励，测试书写的代码，但是其不可移植性，不可通用性，还有有些功能无法是实现，如监视变量的值的变化，显示数据的状态等。一个完整的testbench包含下列几个部分：（1）module的定义，一般无输入输出端口。（2）信号的定义，定义哪些是你要输入，输入的...

原创 verilog实现简单的除法运算

设计思路：通过verilog实现除法有两大类，分别是：基于减法操作。基于乘法操作的算法。8bit/8bit的除法实现附录：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: //...

原创 AMBA学习笔记之APB

APB(advance peripheral bus)概述：APB主要用在低速的IP接口上，协议简单，时钟clock也比较低，功耗低，低宽带。APB是非流水线结构，所有的信号仅与时钟上升沿相关，这样就可以简化APB外围设备的设计流程，每个传输至少耗用两个周期。特点：APB主要用于低带宽的周边外设之间的连接，例如UART、1284等，它的总线架构不像AHB支持多个主模块，在***APB里面唯...

原创 基于 stratix iv 的DDR3协议剖析与调试

基于 stratix iv 的ddr3说明工程可调否？ 搜集板卡资料。 配库，看文档写ppt.写下怎么讲ddr3那个代码。（怎么用ip） 代码看完连板子。确切的是 stratix iv 的ddr3控制器设计。主要写ppt。边看工程，边写ppt. 理解ddr3的几个方面，写到ppt里。 基于 Stratix IV 的DDR3 SDR...

原创 modelsim tcl 自动化仿真

ModelSim的tcl最大的优势就在于它可以让整个仿真自动运行，（方便快捷）免除每次进行各种用户界面控制操作的麻烦。用tcl就可以1.自动完成建库2.映射库到物理目录3.编译源代码4.启动仿真器5.运行仿真结合实例简要说明操作步骤：#此处是注释quit -sim #退出当前仿真功能.main clear #清楚命令行显示信息1、编写...

转载 基于梯度的阈值自由彩色滤波阵列插值 (Gradient based threshold free color filter array interpolation)

彩色滤波阵列(CFA)插值是单传感器数码相机图像处理流水线的重要组成部分。多年来，为了提高图像质量，人们提出了许多CFA算法。其中一种算法是非常成功的方向线性最小均方误差估计(DLMMSE)方法。我们对该算法做了一些观察，并提出了一种解决这些问题的新方法。该方法具有良好的视觉效果，并且在PSNR方面优于最近一篇调查论文中包含的所有CFA插值算法。...

原创 vivado 除法器ip核的使用

通过catalog产生一个除法器ip核我这里使用24bit / 16 bit时钟延迟可以手动设置和默认的自动设置。附录测试代码：我自己做的测试顶，也有ip自带的tb可用来仿真，可以右键选择set as top来进行仿真。 时钟频率可以通过改变其中参数来设置。module tb;reg clk;reg s_axis_divisor_tvalid;reg [15:0] s_ax...

转载 ubuntu petalinux 2018 安装操作说明

petalinux 2018 安装操作说明本文根据ug1144一、root模式下安装依赖文件（切记联网，手动安装很麻烦)#apt-get update#apt-get install gawk:i386…同上install 其余依赖文件，此处省略其他要安装的依赖文件否则将出现以下错误ERROR: You are missing the following system tools r...