qq_37378254的博客

原创 Jupyter基础

Shfit+ tab 函数提示。

原创 Spyder安装第三方库、参数运行方法

原创 NXM的面经，已经忘了差不多了，下次及时复盘

FPGA：汇顶，浪潮，小马，中兴，安路芯片：集创，雷达：经纬恒润

转载 串行求和(剔除最大和最小)

vaild连续拉高，同时有16bit数据进来，vaild连续拉高的周期数为3-255，然后模块要把这些数据求和，但是要把最大值和最小值踢除，最后done和sum一起拉高modulesum_detect(clk,//Clockrst_n,//Asynchronousresetactivelowdata_valid,data_in,done,sum);inputclk;//Clockinputrst_n;//Asynchro...

转载 一个4输入Round Robin仲裁器的代码，核心就是使用优先级选择器

module arb_comb4(input [1:0]cur_arb_id,input [3:0]arb_req,input arb_en,output reg [1:0]nxt_arb_id);always @(*)beginif(arb_en)begincase(cur_arb_id)2'd0:case(1'b1)arb_req[1]:nxt_arb_id=2'd1;arb_req[2]:nxt_arb_id=2'd2;arb_req[3]:nxt_arb_id=2'd

原创 另一个testbench

`timescale 1ns/1nsmodule seq_detect_tb;parameter cycle_time=10;integer i;reg clk;reg rst_n;reg [3:0] data;reg seq_in;wire detect_ok;always #(cycle_time/2) clk = ~clk;initial begin clk = 0; rst_n = 0; #(2*cycle_time); rst_n = 1

原创 来个答案吧 setup 和 hold violation

部分来自https://cloud.tencent.com/developer/article/1530568根据建立时间检查公式：建立时间有关因素：(1)Tcq和Tsu（一旦芯片规格确定，是固定的）(2）时钟不确定性（uncertainty）和时钟歪斜（skew）(3) Tdata由两部分构成Tlogic和Tnet逻辑延迟：逻辑延迟主要跟逻辑级数相关，过高的逻辑级数会导致逻辑延迟增大。降低逻辑延迟很大程度上需要在HDL代码层面优化或者更改综合选项。布线延迟：导...

原创 几道题hs

1、用verilog实现2个8bit 补码的相加。http://bbs.elecfans.com/jishu_219998_1_1.htmlhttp://www.pudn.com/Download/item/id/948626.html2、用FPGA产生两个延迟为0.5ns的脉冲。3、解释LUT、CLB、BRAM、ISERDES、GTP、DSP4、setup violation和hold violation原因5、画出对应的电路reg out ,a,b;always@(pos

原创 verilog 有时可综合_语句

原创 FIFO的纠结

之前在纠结这个FIFO的FULL信号延后一个时钟的输出的，会导致通过判断FULL拉高再将wr_en拉低，会导致丢一个数。又想了一下，FIFO作为跨时钟或缓冲，FIFO写数据不丢是最优先的，而且wr_en在过程中也不会拉低(一直拉高一直写，不写就会丢数)。而这个一直写 用programble full 就可以解决了。programble full为1时开始读，而写端fifo写 由于是programble full还剩很大空间 也不会导致写入数据overflow。 这就没问题了。...

原创 FIFO深度的计算

写FIFO 156.25M 256bit。读FIFO 266M 256bit。由于是FIFO满后开始读，读带宽会大于写带宽，设置不同的FIFO深度，是否会影响一阵数据的整体时间？

原创 FIFO核自带的约束 PG057

当生成具有独立时钟域的FIFO时（无论是否使用DCM来导出写入/读取时钟），核心内部同步写入和读取时钟域。因此，在核心中的某些寄存器上会出现设置和保持时间冲突。在模拟中，可能会发出警告消息，指示这些违规行为。如果这些警告消息来自FIFO发生器核心，则可以安全地忽略它们。核心被设计成能够正确处理这些情况，而不管读写时钟之间的相位或频率关系如何。FIFO生成器核心提供一个IP级约束，该约束应用MAXDELAY约束，以避免跨时钟域逻辑上的设置和保持冲突。除了IP级约束外，FIFO生成器还提供了一...

原创 一个testbench

module bidirection_io(inner_port,out_en,outer_port);input out_en;inout[7:0] inner_port;inout[7:0] outer_port;assign outer_port=(out_en==1)?inner_port:8'hzz;assign inner_port=(out_en==0)?outer_port:8'hzz;endmodule`timescale 1ns/10psmodule tb();.

原创 vivado仿真时加上 #tcq

仿真一个1到4 串转并的程序，7月28日思特威的笔试题。在tb文件中，在i=35以后，将d_i_rom的各bit，依次给d_i。(1)不加 #tcq时 ，即d_i<=d_i_rom[i-35];在黄线处上升沿是能检测到valid_i为1的，这与实际电路 不符合。也导致了在黄线上升沿时，d_i_rom[0]就已经打入移位寄存器 最终丢失了这位。(2) #tcq时 ，即d_i<= #1 d_i_rom[i-35];这是符合实际的，自己手画时序图也都是这样的...

原创 current time:0fs

仿真 current time:0fs，竟然是always clk=~clk;贼拉尴尬。

转载 时序约束搜集整理

搜了几个相关博文，选有用的截取了些，侵删。http://xilinx.eetrend.com/content/2019/100046350.htmlVivado约束技巧——XDC时钟约束XDC的时钟约束XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。端口进来的主时钟以及GT的输出RXCLK/TX CLK都必须由用户使用create_clock自主创建。而衍生时钟 MMCM/PLL/BUFR的输出时钟都可以由Vivado自动推导I/O约束(一般最后加)XDC中的I.