几道题hs

1、用verilog实现2个8bit 补码的相加。

http://bbs.elecfans.com/jishu_219998_1_1.html

http://www.pudn.com/Download/item/id/948626.html

2、用FPGA产生两个延迟为0.5ns的脉冲。

3、解释LUT、CLB、BRAM、ISERDES、GTP、DSP

4、setup violation和hold violation原因

5、画出对应的电路

reg out ,a,b;

always@(posedge clk) begin

out<=a&b;

out<=a^b;

out<=a|b;

end 

答案是：a|b没问题。