vivado仿真时加上 #tcq

最新推荐文章于 2024-08-26 21:34:15 发布

工程饺子

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本文链接：https://blog.csdn.net/qq_37378254/article/details/107649575

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仿真一个1到4 串转并的程序，7月28日思特威的笔试题。

在tb文件中，在i=35以后，将d_i_rom的各bit，依次给d_i。

(1)不加 #tcq时，即d_i<= d_i_rom[i-35];

在黄线处上升沿是能检测到valid_i为1的，这与实际电路不符合。也导致了在黄线上升沿时，d_i_rom[0]就已经打入移位寄存器最终丢失了这位。

(2) #tcq时，即d_i<= #1 d_i_rom[i-35];

这是符合实际的，自己手画时序图也都是这样的。

所以，以后仿真别忘了 tb文件中输入的信号加上 #tcq.

确定要放弃本次机会？

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