重温FPGA设计流程(七、纯Verilog实现数字频率计)

最新推荐文章于 2024-08-04 20:09:57 发布

李老狗在看FPGA

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分类专栏： FPGA

本文链接：https://blog.csdn.net/qq_37512669/article/details/90761742

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本文介绍了使用Vivado 2017.4在Ego1板卡上，基于xc7a35tcsg324-1型号的FPGA，纯Verilog设计数字频率计的过程。涉及到的关键模块包括hz_counter_top.v、clkdiv.v、hz_counter.v和binbcd14.v、x7segbc.v。

摘要由CSDN通过智能技术生成

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1
七、纯Verilog实现数字频率计

在这里插入图片描述

hz_counter_top.v

`timescale 1ns / 1ps

module hz_counter_top(
	input wire clk_100MHz,
	input wire clr,
	input wire sig_source,
	output wire[6:0]a_to_g,
	output wire[3:0]an
    );
	wire[16:0]p;
	wire clk_1Hz,clk_190Hz,clk_100kHz;
	wire[13:0]sig_Hz;
	
	clkdiv U1(.clk_100MHz(clk_100MHz),
				.clr(clr),
				.clk_100kHz(clk_100kHz),
				.clk_190Hz(clk_190Hz),
				.clk_1Hz(clk_1Hz)
				);
	hz_counter U2(.clk_100kHz(clk_100kHz),
					.clk_1Hz(clk_1Hz),
					.sig_source(sig_source),
					.sig_Hz(sig_Hz)
					);
	binbcd14 U3(.b(sig_Hz),
				.p(p)
				);
	x7segbc U4(.x(p[15:0]),
				.cclk(clk_190Hz),
				.clr(~clr),
				.a_to_g(a_to_g),
				.an(an)
				);
endmodule

clkdiv.v