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RSS订阅原创 重温FPGA设计流程(六、纯Verilog实现数字钟)
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1六、纯Verilog实现数字钟clock1_top.v`timescale 1ns / 1psmodule clock1_top( input clk_100MHz, input clr, input en, input mode, input inc, ou...
2019-05-22 00:24:58
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原创 重温FPGA设计流程(五、调用DDS IP核产生正弦波)
创建工程，DDS_test。在IP Catalog中搜索DDS，选择其中一个DDS Compiler，双击打开。创建顶层.V文件。module dds_top( input rst_n, input clk_100M, output data_tvalid, output [7:0] data_tdata );reg ...
2019-05-18 22:05:18
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原创 重温FPGA设计流程(四、有限状态机)
`timescale 1ns / 1psmodule seqdetea( input wire clk, input wire clr, input wire din, output reg dout ); reg[2:0]present_state,next_state; parameter S0=3'b000,S1=3'b001,S2=...
2019-05-14 01:31:35
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原创 重温FPGA设计流程(三、基于Verilog来设计流水灯)
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1三、基于Verilog来设计流水灯1、打开Vivado，创建一个名为design_test的空白工程。2、点击Add source或者Sources中的+号来添加或者创建一个设计源文件，点击Next。3、点击Create File来创建一个空白的源文件，类型选择为Verilog，文件名为flowing...
2019-05-10 21:42:37
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原创 重温FPGA设计流程(二、IP核应用-全加器)
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1二、IP核应用-全加器1、创建空白工程。2、将上节课创建的74LS00 IP核文件复制到新工程目录下。3、打开IP Catalog，右键单击选择Add Repository，添加本工程文件下的IP核目录。4、在IP INTEGRATOR下选择Create Block Design。创建基于IP核的...
2019-05-10 14:56:04
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原创 重温FPGA设计流程(一、IP封装)
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1一、IP封装1、打开Vivado，点击Create Project。2、点击Next，在Project name中输入我们的项目名称：74LS00.3、点击Next，默认勾选Do not specify…4、点击Next，核对信息，然后点击Finish。5、在空白工程中，左侧Flow Navig...
2019-05-10 00:22:38
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原创 Vivado [Labtoolstcl 44-494]错误解决方法
[Labtoolstcl 44-494] There is no active target available for server at localhost. Targets(s) ", jsn1" may be locked by another hw_server.上面这个错误，简直史前巨坑，谷歌百度搜了三四个小时，给的解决办法简直扯淡，又是关这个又是按那个的，最后我用了一...
2019-05-06 02:29:26
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空空如也
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