6T SRAM的基本结构及其读写操作

前言

SRAM：Static Random-Access Memory，静态随机存取存储器。¹所谓的“静态”，是指当设备保持供电时，SRAM中存储的数据可以保持不变；掉电时，其存储的数据会丢失。

6T SRAM，其中T是指Transistor晶体管，即SRAM的基本存储单元是由6个晶体管构成的。
下面将详细介绍其基本存储单元的内部结构和SRAM的读写操作过程。
本文所述逻辑均为正逻辑。

基本结构

图中M1，M3，M5和M6为NMOS管，高电平导通；M2和M4为PMOS管，低电平导通。BL（Bit Line）为位线，用于读写数据。WL（Word Line）为字线，用于控制读写操作。SRAM中每一bit的数据存储在由M1，M2，M3和M4组成两个交叉连接的反相器中（即图中的Q端和/Q端）。M5和M6两个NMOS管是控制开关，用于控制数据从存储单元到位线之间的传递。

读写操作

SRAM的基本存储单元有3种状态：standby（空闲）、reading（读）和writing（写）。

standby空闲状态

若字线WL为低电平，则M5和M6两个晶体管处于截止状态，将基本存储单元与位线隔离。由M1-M4组成的两个反相器继续保持其状态。

读操作

假设该基本存储单元中存储的数据为1，即Q=“1”，/Q=“0”。在读周期开始之前，通过预充电电路，将两根位线的电平充电到逻辑“1”，预充电的电路结构如下（由三个PMOS管组成）。

随后将WL置为高电平，使得M5和M6两个晶体管导通。因为我们假设Q=“1”，故Q端的高电平使得晶体管M1导通，位线/BL之前预充的高电平通过M5和M1连接到地，使其值为逻辑“0”；在位线BL一侧，因/Q=“0”，晶体管M4和M6导通，通过VDD将位线拉到高电平逻辑“1”。
若基本存储单元存储的数据为0，其原理一样。

写操作

在写周期之前，需要把要写入的状态加载到位线。如需要写入数据0，则设置BL=“0”，/BL=“1”。随后将字线WL置为高电平，M5和M6晶体管导通，位线的状态被写入带基本存储单元中。

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1. https://baike.baidu.com/item/SRAM/7705927?fr=aladdin ↩︎