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FPGA
蒋楼丶
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Verilog数值之“x”和“?(z)”
但是,在其他情况下,‘x’ 和 ‘?例如,在模拟时,使用 ‘x’ 可以使得模拟器能够模拟出信号的所有可能取值,从而更加准确地模拟电路的行为;此外,在编写测试程序时,也需要注意 ‘x’ 和 ‘?实际上,在有些情况下,‘x’ 和 ‘?’ 可以视为等价的。例如,当我们对一个寄存器进行赋值时,如果某些位的值是不确定的,那么这些位的值会被随机地初始化为 0 或 1。’ 来表示这些未知的位,因为它们的实际值是不确定的。在实际设计中,应根据具体情况选择合适的表达方式,并在使用过程中注意它们的差别,以避免潜在的问题。原创 2023-03-23 20:23:14 · 3456 阅读 · 0 评论 -
Vivado 2018.3 安装后不能检测到JTAG
安装环境:Windows 10软件版本:Vivado 2018.3现象:安装完软件后,Vivado扫描不到芯片,连扫描的进度条都没有,日志中显示不能连接。SDK烧写镜像文件时报错,显示检测不到JTAG线缆。解决办法:重装JTAG驱动运行安装目录下的install_drivers.cmd文件,如图:运行上图中的install_drivers_wrapper.bat文件;运行安装目录下的install_digilent.exe文件,如图:安装过程中可能会报错,可忽略继续安装。原创 2023-03-17 20:32:45 · 2126 阅读 · 0 评论 -
FPGA之锁存器(Latch)
代码里面出现latch 的两个原因是在组合逻辑中,if 或者case 语句不完整的描述,比如if 缺少else 分支,下面为缺少else 分支的带时钟的always 语句和不带时钟的 always 语句,通过实际产生的电路图可以看。latch 的主要危害是会产生毛刺(glitch),这种毛刺对下一级电路是很危险的。器是电平触发的存储器,寄存器是边沿触发的存储器。到第二个是有一个latch 的,第一个仍然是普通的带有时钟的寄存器。器是组合逻辑产生的,而寄存器是在时序电路中使用,由时钟触发产生的。原创 2023-01-14 11:21:10 · 2299 阅读 · 0 评论 -
Verilog之assign
Verilog中的关键词。原创 2023-01-08 19:55:01 · 2248 阅读 · 0 评论 -
Verilog HDL行为描述语句及其可综合性
可综合性:即能够形成电路。原创 2022-12-26 21:28:10 · 129 阅读 · 0 评论 -
Verilog HDL运算符及其优先级
Verilog HDL运算符及其优先级原创 2022-12-26 20:56:07 · 713 阅读 · 0 评论 -
Verilog中的wire和reg
在使用verilog描述电路时,既可以进行行为级的描述,也可以进行结构级的描述。行为级描述侧重对模块行为功能的抽象描述,结构级描述侧重对模块内部结构实现的具体描述。reg型数据与wire型数据的区别在于,reg型数据保持最后一次的赋值,而wire型数据需要有持续的驱动。阻塞与非阻塞式赋值。原创 2022-12-18 19:29:31 · 1140 阅读 · 0 评论 -
时序罗辑电路与组合逻辑电路
电路中有时钟信号的参与,所以其它任一信号改变时,输出信号不一定随之改变,一般还需要看时钟信号是否满足要求。电路中任一信号变化时,对应的输出信号也会随之改变。可以理解成各种信号之间是一种直接用导线连接的关系。原创 2022-12-18 19:24:55 · 141 阅读 · 0 评论 -
Verilog 相等运算符之相等和全等
之所以会引入全等,可能是Verilog的语法比较宽松的缘故,从而用全等去约束不定状态继续向下传播的可能。原创 2022-12-18 17:20:29 · 1676 阅读 · 0 评论