[SYSTEMVERILOG]序

[SYSTEMVERILOG]序

前言

本人是一个小小的ic验证工程师。由于天资有限，所以想开帖子，整理这个领域可以涉及到的知识点，以及在工作当中遇到的一些问题和解决办法。本人绝不透露自己所在公司的相关技术点，凡是代码均来自与网上以及个人计算机的仿真代码。
针对systemverilog这一章，我会从头到位开始整理，整理顺序会综合四个方面的知识来源。目录主线根据

这本书相对全面，以SV语言本身为主进行了相对全面的介绍。
另外就是绿皮书，IEEE std for SYSTEM VERILOG 1800~2017 官方文档 还有 论坛中的博主的分享。
凡是来源于博主分享的内容均会进行引用和标注。

关于SV

SV是verilog的扩展，引入了面向对象编程的思想。相对于verilog和VHDL语言用于硬件建模设计，SV的主要功能更适用于对大型复杂设计的验证工作。

SV又更加丰富的数据类型和数据结构，能够开发具有复用性的组件模块，具有断言功能以及覆盖率统计等功能，对IC验证工作都非常的友好。

一些建议

对于进入IC行业的验证人员来说，为了更好的学习SV，首先建议应该掌握Verilog或VHDL的使用。这样无论从代码编写和帮助设计人员DEBUG都有这

非常好的帮助。对于verilog的相关知识点，博主会开新的主题来进行简单的总结和介绍。