Verilog
文章平均质量分 75
发光的沙子
个人邮箱:872336019@qq.com
展开
-
ZCU106的FMC接口AD/DA(全网唯一、全网最详)
上图为FL1010的引脚图,我们只用J2端口(标黄的部分),记住VADJ(红框)这个电平,后面debug会用到。AN108,一个DA端口一个AD端口,现在买的都是黑色的,图中绿色的是老早以前的了,我用的黑色的。上图为AN108的引脚图,共34针,与FL1010对其,接上即可。马上就要毕业啦,好久没写文章了,今天给大家带来硕士期间的最后一次AD/DA实验的实验记录,废话少说,先看连接与测试视频。②解压,打开config.json,滑倒最下面,将CP210x改为你的驱动即可,我的是CP2108。原创 2023-02-07 19:12:59 · 2583 阅读 · 2 评论 -
FPGA----ZCU106基于axi-hp通道的pl与ps数据交互(全网唯一最详)
大家好,今天给大家带来的内容是,基于AXI4协议的采用AXI-HP通道完成PL侧数据发送至PS侧(PS侧数据发送至PL侧并没有实现,但是保留了PL读取PS测数据的接口)本实验完成了,PL侧自定义数据传输到PS侧,并在PS侧写加软件,完成了PL侧传入数据的求和功能,发挥了整个SoC的功能,为后续PL侧加速计算,PS侧数据分析奠定了基础。原创 2022-11-29 19:14:48 · 2945 阅读 · 3 评论 -
基于FPGA的Hamiton方程--辛几何算法实现(全网唯一)
本实验做的是简单谐振子运动方程组的运算,会给出matlab代码以及相应的FPGA仿真截图。原创 2022-11-25 13:11:21 · 983 阅读 · 2 评论 -
SoC-ZCU106求解非线性方程(一):环境安装
主要的解决的问题是:PL侧给PS传输数据,然后PS将数据作为已知量求解非线性方程,为了简化问题复杂度,本次实验只在vivado中例化arm,但并不传入数据,主要集中在sdk侧的开发。原创 2022-11-16 19:40:45 · 634 阅读 · 0 评论 -
FPGA-半精度浮点数(float_16)及其VHLS求逆实现方法
1、16*16半精度浮点数矩阵求逆的算法。半精度浮点数属于一个新的数据类型。float16是英伟达做并行计算为减少存储空间而定义的新的数据格式,只占用16位,相当于2个字节的内存,在IEEE 754-2008中,它被称作binary16。...原创 2022-08-29 16:05:37 · 1344 阅读 · 0 评论 -
FPGA学习之路-zynq7000-PS侧读写bram
1、由于ZCU106板子的sdk调试一直没有成功,因此还是基于ZYNQ7000板子写了一个ps侧读写内存的内容2、实验软硬件:Vivado 2019.1、Xilinx sdk 2019.1、ZYBO板子(xc7z010clg400-1 )3、实验过程:step1:在VIvado中建立工程:miz701_sys,芯片选择xc7z010clg400-1step2:在IP INERGATOR中点击创建,然后搜索ZYNQ双击。 然后点击Diagram的自动运行模块,弹出的窗口点击OK。.原创 2021-12-14 11:15:48 · 2587 阅读 · 3 评论 -
FPGA----双馈风力发电机的数字孪生
abc-dq坐标系的转换模块、笛卡尔坐标系与极坐标系的转换模块、PI模块、取余模块、取整模块、低通滤波器模块、陷波器模块、锁相环模块、矩阵四则运算模块、归一化模块、支持任意浮点数输入的三角函数求解模块(sin、cos、atan2)等等。整个项目包含3W行左右的Verilog代码,在此过程中,本人亲自开发了。记录一下,历时一个月终于把DFIG的Verilog代码写完了。各种matlab常用科学计算模块,需要的大家可以直接联系我。...原创 2022-07-29 23:55:09 · 405 阅读 · 1 评论 -
FPGA-ZCU106-PL侧读写ddr4(全网唯一)
本次给大带来了ZCU106的PL侧读写ddr4的教程,本教程是全网唯一ZCU106教程。本教程采用的是xilinx的ddr4的IP核的AXI4接口开发的,因此需要先了解AXI4总线协议。原创 2022-07-23 23:13:20 · 7044 阅读 · 21 评论 -
FPGA----xilinx Floating IP核浮点数转为定点数bug及解决方案
如果我们实现Matlab的ceil函数时,输入的数据无论正负均需要+1,然后转为浮点数。问题描述当我们设置输入为浮点数,输出为Q64_32(32位整数与32位小数)时,如果输入的浮点数为正数,则输出结果无异议。而对于Mod函数,由于求解过程,我们将负数(-5.625)的整数部分又转为了整数(直接取反),因此对Mod函数无影响。...原创 2022-07-19 19:02:36 · 1109 阅读 · 2 评论 -
FPGA----IP核cordic使用
之前说过,使用IP核要先百度,然后看文档,然后再百度最后使用。本篇文章以cord IC核的sin、cos来进行实验。1、定点数、浮点数、反码、补码首先要明确这几个词的概念。废话不多说,直接上例子:采用32位的有符号定点数表示方法,第一位表示符号位(0是正数,1是负数),因此还剩31个位置来表示数据,具体整数部分与小数部分是几位,看自己设定。我们下面假设整数部分2位(因为-pi~pi=-3.14~3.14,2位可以表示3),29位表示小数。Exp1:①1.5=1+0.5=>0(符号位)_原创 2021-12-31 16:19:23 · 10015 阅读 · 25 评论 -
FPGA----IP核cordic-translate使用(关于定点数的映射问题,全网最详)
1、本人目前亲自开发了,复数矩阵求逆(包括复数矩阵的四则运算,设C=A+Bi,可以求解A是非奇异矩阵时的任何复数矩阵,由于代码并行程度过高,在个人电脑64g内存条件下32维矩阵已经不能仿真),需要的看本人资料。下面是8*8复数矩阵求逆仿真截图2、本文建立在前两篇文章的基础之上,需要有定点数的知识积累,看不懂的点击下面传送门补课:FPGA----IP核cordic使用_发光的沙子的博客-CSDN博客之前说过,使用IP核要先百度,然后看文档,然后再百度最后使用。本篇文章以cord IC核的s..原创 2022-03-17 22:56:37 · 5896 阅读 · 11 评论 -
FPGA----Verilog实现低通滤波器(全网唯一)
实现思路其实就是矩阵的乘法原创 2022-07-03 00:05:29 · 2567 阅读 · 0 评论 -
FPGA----Verilog实现abc坐标系转dq坐标系(全网唯一)
1、本人采用Verilog实现了abc-dq、dq-abc、极坐标与笛卡尔坐标、低通滤波器、取余函数、最大值、最小值、PI比例积分器的模块编写,接下来几篇会将测试代码与测试结果一一列出,大家有需要请联系我的邮箱。 ............原创 2022-07-02 23:14:31 · 2391 阅读 · 2 评论 -
FPGA----Vivado对Verilog代码加密(生成网表方式)
1、问题的提出:当有些人想浏览我们辛辛苦苦写的代码时,我们最好的方式是对代码进行加密。那此时应该怎么办呢?这就用到了网表2、解决方案:直接上链接Vivado生成网表文件_yundanfengqing_nuc的博客-CSDN博客_vivado生成网表如何操作?以之前写的采用有限状态机实现序列检测模块为例,现在写了个两路“101”序列检测器模块(就是把原来的例化两个),该模块的结构如下:module fsm_test_top( //系统IO input clk, input rst, //两路序列输入 inpu原创 2022-06-27 22:46:02 · 3763 阅读 · 3 评论 -
FPGA--ZCU106通过SFP+/SGMII模块传输数据-第二讲(全网唯一)
有了上一讲的基础知识后,本篇进行基于SoC的PL与PS侧协同完成通过网口SGMII的udp传输,本教程为全网第一篇关于ZCU106开发板的教程,先上视频看效果。1、实验任务:通过ZCU106的SGMII网口与PC机完成基于UDP协议的数据传输2、实验软件:Vivado 2019.1、Vivado SDK 2019.1、网络调试助手(自行下载)实验硬件:ZCU106、网线1一条......原创 2022-06-23 18:24:18 · 1962 阅读 · 8 评论 -
FPGA--ZCU106通过SFP+/SGMII模块传输数据-第一讲(全网唯一)
2 网络数据协议讲解TCP、UDP、IP、MAC应用层相当于电脑的比如浏览器请求、文件传输请求,对于FPGA来讲,就是数据生成部分或者数据请求部分;传输层就是说数据包通过什么协议进行传输,TCP协议传输可靠但速度慢、UDP传输不可靠但速度快(QQ就是UDP传输);网络层就说,数据包要发送给谁,或者要不要接收这个数据包,比如送快递的,需要知道你的手机,这个对应的就是设备的IP地址;数据链路层就是指示你的固定位置,比如你的户口本、者身份证住址、快递的接收地点,这个应该就是相当于MAC地址;物理传输介质就是光纤原创 2022-06-23 16:24:53 · 2898 阅读 · 0 评论 -
FPGA----VHLS补丁及采用LU分解(Chosky分解)求解矩阵的逆
1、由于Xilinx软件自身问题,在2022年以后,版本时间溢出导致VHLS不能生成IP核心,之前说的是修改系统时间,现在Xilinx有补丁了,只要把补丁“automg_patch_20220104.tcl”这个文件,移动到“xxx/xxx/Vivado/版本号/common/scripts”例如“D:\vivado\Vivado\2019.1\common\scripts”文件下即可。下面是下载连接,不需要积分哦!VivadoHLS|ExportRTL报错“ERROR:[IMPL213-28]-嵌入式原创 2022-05-02 16:49:51 · 2694 阅读 · 3 评论