硬件语言描述V

 加减法

module addsub

( input [7:0] dataa,

input [7:0] datab,

input add_sub, // if this is 1, add; else subtract

input clk,

output reg [8:0] result);

always @ (posedge clk)

begin

if (add_sub) result <= dataa + datab; //or "assign {cout,sum}=dataa+datab;"

else result <= dataa - datab;

end

endmodule

四位的全加法器 .

module add4(cout,sum,a,b,cin)

input[3:0]a,b;input cin;

output [3:0] sum; output cout;

assign {cout,sum}=a+b+cin;

endmodule

补码不仅可以执行正值和负值转换，其实补码存在的意义，就是避免计算机去做减法的操作。

1101 -3 补

+ 1000 8

01015

假设 -3 + 8 ，只要将 -3 转为补码形式，亦即 0011 => 1101 ，然后和 8，亦即 1000 相加

就会得到 5，亦即 0101 。至于溢出的最高位可以无视掉。

乘法器

module mult(outcome,a,b);

parameter SIZE=8;

input[SIZE:1] a,b;

output reg[2*SIZE:1] outcome;

integer i;

always @(a or b)

begin outcome<=0;

for(i=0,i<=SIZE;i=i+1)

if(b[i]) outcome<=outcome+(a<<(i-1));

end

endmodule

另一种乘法器。 在初始化之际，取乘数和被乘数的正负关系，然后取被乘数和乘数的正值。输出结果根据

正负关系取得。

else if( Start_Sig )

case( i )

0: begin

isNeg <= Multiplicand[7] ^ Multiplier[7];

Mcand <= Multiplicand[7] ? ( ~Multiplicand + 1'b1 ) : Multiplicand;

Mer <= Multiplier[7] ? ( ~Multiplier + 1'b1 ) : Multiplier;

Temp <= 16'd0;

i <= i + 1'b1;

end

1: // Multipling

if( Mer == 0 ) i <= i + 1'b1;

else begin Temp <= T emp + Mcand; Mer <= Mer - 1'b1; end

2: begin isDone <= 1'b1; i <= i + 1'b1; end

3: begin isDone <= 1'b0; i <= 2'd0; end

endcase

assign Done_Sig = isDone;

assign Product = isNeg ? ( ~Temp + 1'b1 ) : Temp;

endmodule

booth 乘法器

module booth_multiplier_module

(

input CLK,

input RSTn,

input Start_Sig,

input [7:0]A,

input [7:0]B,

output Done_Sig,

output [15:0]Product,

output [7:0]SQ_a,

output [7:0]SQ_s,

output [16:0]SQ_p

);

reg [3:0]i;

reg [7:0]a; // result of A

reg [7:0]s; // reverse result of A

reg [16:0]p; // p 空间， 16+1 位

reg [3:0]X; // 指示 n 次循环

reg isDone;

always @ ( posedge CLK or negedge RSTn )

if( !RSTn )

begin

i <= 4'd0;

a <= 8'd0;

s <= 8'd0;

p <= 17'd0;

X <= 4'd0;

isDone <= 1'b0;

end

else if( Start_Sig )

case( i )

0:

begin a <= A; s <= ( ~A + 1'b1 ); p <= { 8'd0 , B , 1'b0 }; i <= i + 1'b1; end

1:

if( X == 8 ) begin X <= 4'd0; i <= i + 4'd2; end

else if( p[1:0] == 2'b01 ) begin p <= { p[16:9] + a , p[8:0] }; i <= i + 1'b1; end

else if( p[1:0] == 2'b10 ) begin p <= { p[16:9] + s , p[8:0] }; i <= i + 1'b1; end

else i <= i + 1'b1; //00 和 11 ，无操作

2:

begin p <= { p[16] , p[16:1] }; X <= X + 1'b1; i <= i - 1'b1; end // 右移，最高位补 0 or 1.

3:

begin isDone <= 1'b1; i <= i + 1'b1; end

4:

begin isDone <= 1'b0; i <= 4'd0; end

endcase

assign Done_Sig = isDone;

assign Product = p[16:1];

endmodule

除法器

module divider_module

(

input CLK,

input RSTn,

input Start_Sig,

input [7:0]Dividend,

input [7:0]Divisor,

output Done_Sig,

output [7:0]Quotient,

output [7:0]Reminder,

);

reg [3:0]i;

reg [7:0]Dend;