UVM学习之路(7)— 简单加法器的UVM验证平台
一、前言
加法器是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进位为输出则为全加器。常用作计算机算术逻辑部件,执行逻辑操作、移位与指令调用。
二、设计描述
如下位本次的设计DUT,一个8位的半加器,有两个8位的输入,为加数和被加数,一个9位的输出,低8位为和数,最高位为进位输出。
然后其信号列表如下所示:
三、验证环境
基于UVM搭建的验证环境如下所示
四、仿真波形
一次随机输入的仿真波形如下所示
五、附录
本篇中的UVM验证平台源码:https://gitee.com/william_william/uvm-adder.git