(1)首先写明32位加法器的verilog代码
(2)interface.sv(使用时钟块控制同步信号的时序)
(3)my_transaction.sv(相当于数据包,具有生命周期,派生于uvm_object的派生类,uvm_sequence_item类)
- 为激励成员指定rand属性
- 将自定义的事务类向UVM注册(uvm_object_utils,uvm_field_int)
- 约束项,控制随机成员的随机范围
- uvm中包含着field_automatic机制,可以通过宏uvm_object_utils_begin和宏uvm_object_utils_end来实现my_transaction的factory注册,根据数据类型的不同,分为: