uvm实战（32位全加器）

最新推荐文章于 2024-05-31 10:35:29 发布
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分类专栏： UVM
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（1）首先写明32位加法器的verilog代码
在这里插入图片描述
在这里插入图片描述
（2）interface.sv（使用时钟块控制同步信号的时序）

在这里插入图片描述

（3）my_transaction.sv（相当于数据包，具有生命周期，派生于uvm_object的派生类，uvm_sequence_item类）

  • 为激励成员指定rand属性
  • 将自定义的事务类向UVM注册（uvm_object_utils，uvm_field_int）
  • 约束项，控制随机成员的随机范围
  • uvm中包含着field_automatic机制，可以通过宏uvm_object_utils_begin和宏uvm_object_utils_end来实现my_transaction的factory注册，根据数据类型的不同，分为：
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