verilog的取余和除法

         用verilog做一个可以将整数的每一个位分离的模块

         比如一个两位数分成个位和十位

         我用了两种方法

1.除法取余

assign q=shuzi/1000;
assign b=shuzi/100%10;
assign s=shuzi/10%10;
assign g=shuzi%10;


2.除法减法乘法

assign q=shuzi/1000;
assign b=shuzi/100-q*10;
assign s=shuzi/10-q*100-b*10;
assign g=shuzi-q*1000-b*100-s*10;


整个工程综合出来发现取余会占用很多资源 把除法去掉(但是没有实现位分离的功能)

除法和取余真的很占资源   

感觉还是用一个算法比较好  二进制转换成BCD码  加三移位法


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verilog除法代码

2011年03月13日 283KB 下载

verilog 除法

2009年10月27日 1KB 下载

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