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城外南风起
这个作者很懒,什么都没留下…
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跨时钟域传输的黄金搭档:异步FIFO与格雷码
本文首发于公众号【木叶芯】,版权所有,禁止转载。如需转载,请在评论区留言或私信申请,经同意后可转载,否则属于侵权行为。作者昵称:城外南风起原文链接:跨时钟域传输的黄金搭档:异步FIFO与格雷码————————————————异步FIFO里为什么要用格雷码? 技术面被问到这个问题。最初学习信号跨时钟域传输的时候,只是想当然地认为多比特信号在跨时钟域传输时发生错误的概率肯定比单比特大,所以才会采用格雷码,保证每次只有一位信号变化,但没有深入追究这个问题。在面试官的不断追问下,我就被问住了。面完以后原创 2021-05-08 22:12:41 · 1550 阅读 · 1 评论 -
FPGA的BRAM和distributed RAM学习
xilinx spartan3an系列fpga:一个CLB包含4个SLICE,其中左边两个SLICE可用于存储、移位寄存器和逻辑配置,称为SLICEM;右边的两个SLICE只能用于逻辑组合,称为SLICEL。每个SLICE中有2个LUT,2个存储单元,多路复用器,进位链等。一个LUT和一个存储单元称为一个LOGIC CELL,因此通常一个SLICE等效于2.25个LOGIC CELL。1、bram 的输出需要时钟,dram在给出地址后既可输出数据。2、bram有较大的存储空间,是fpga定制的ram资转载 2021-05-07 18:57:45 · 1965 阅读 · 0 评论