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RSS订阅原创 HDL bits--Reading simulations--finding bugs
【代码】HDL bits--Reading simulations--finding bugs。
2024-03-05 04:30:19
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原创 HDL bits---circuits---counters
醍醐灌顶，我一直在想进位信号是不是要自己设计，结果原来使能端就是进位信号。这个是看别人的，自己没写出来。写题的时候思路要清晰，要例化就例化。这题我完全看不懂他什么意思，这个代码是看别人的。太高级了 我说 这个也是看别的博主的。
2024-02-29 15:36:26
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原创 HDL bits--circuits--sequential logic--latches and flip-flops
我不明白当byteena是01的时候，q的[15:8]不用管吗？原来这种语句也可以嵌套，记得写begin.(我靠 第一个 错的，第二个代码是对的）但是为什么啊？使能端都为0的话，输出不应该是0吗？在clk always 模块中 始终用非阻塞。不要忘记之前写那么多寄存器是干嘛用的。我其实蛮不懂的，为什么不能写下降沿啊。
2024-02-26 17:58:48
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原创 HDL bits----circuits----karnaugh map to circuits
SOP形式是找出所有当输出为1（最小项）的输入组合（乘积和）POS则是找出所有当输出为0（最大项）的输入组合（和乘积）该电路的SOP和POS必须均为化简后的最小值。（记住对应的图和表达式）烙铁 我不会写pos啊。
2024-02-24 20:40:09
363
原创 HDL bits做题日常---circuits--multiplexers
我去 好牛 还能这么写 （我自己没写出来）很牛，做题的时候注意一下数学关系。
2024-02-23 15:22:48
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原创 HDL bits 做题日常--circuits-basic gates
但是，用always语句if else写老错。out_different 异或。(太高级了 需要多次感受）
2024-02-19 23:55:47
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原创 HDL bits 做题日常 15/2--more Verilog features
我真是凸(艹皿艹 )了 为什么下面这个代码不可以（错误版）我说我真的很讨厌加法器（其实是因为没搞懂）真的写不出来 等我搞懂了加法器再来写。我请问呢 哪里不对啊（错误版）
2024-02-16 03:23:25
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原创 HDL bits 做题日常 18/11
1.add2//endmoduleendmodulewire w1;case(w1)endcaseendmoduleinput sub,wire w1;{32{sub}};endmoduleinput a,input b,endmoduleinput clk,input a,input b,
2023-11-18 04:57:34
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原创 HDL bits 10/11
我：input a,input b,input c,input d,endmoduleby nameinput a,input b,input c,input d,endmodule。
2023-11-11 04:41:05
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原创 HDL bits 做题日常02/11
我：endmodule官网solution:endmodulenote：==号和=号的区别？为什么不用写 wire one?
2023-11-03 04:16:26
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空空如也
数字IC学习 数字IC设计
2024-02-23
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