FPGA
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Tristone1217
这个作者很懒,什么都没留下…
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vivado下使用ILA抓取波形
第一部分:RTL设计 在RTL中想要抓取的信号前加上(*keep = "TRUE"*)例如想要抓取cnt信号: (*keep = "TRUE"*)reg [3:0] cnt = 4'd0;第二部分:加入ILA核 在vivado工程中打开IP Catalog选项,找到ILA核进入配置ILA核的选项: 第一页第二页:配置结束之后点击OK第三部分:在RTL中嵌入ILA核在vivado...原创 2018-03-10 11:28:34 · 51452 阅读 · 2 评论 -
FPGA(三):功耗结构设计
目录方法一:时钟控制方法概述此方法造成的问题:时钟偏移如何解决问题:控制偏移方法二:输入控制方法三:减少供电电压方法四: 双沿触发触发器方法五:修改终端方法一:时钟控制方法概述动态禁止某些区域的时钟,即使用使能引脚来选通时钟。此方法造成的问题:时钟偏移如下图中所示,时钟的延时dC比组合逻辑的延时dL大,则会造成同一个时钟沿,信号同时在...原创 2018-07-11 12:59:05 · 688 阅读 · 0 评论 -
FPGA(四):高级设计
1、抽象艺术设计2、图形状态机 先使用图形来描述状态机,然后使用工具将其转换为HDL编码。 使用HDL进行编码时尽量使用三段式状态机,可以减小开发难度以及,且条理更加清晰。第一段:初态次态转换,第二段:状态转移,第三段:状态输出。(如何写好状态机)状态机采用VerilogHDL语言编码,建议分为三个always段完成。三段式建模描述FSM的状态机输出时,只需指定case敏感表为次态寄存...原创 2018-07-13 12:44:03 · 817 阅读 · 1 评论 -
FPGA(五):实现数学函数
1、硬件除法 硬件除法运算与乘法和加法不同,没有简单的逻辑操作,所以需要用其它的办法来解决。1.1 乘法和移位 利用乘法和移位操作。除法可以等效为乘以一个数,再除以一个数,这两个数都是2的幂,所以可以采用移位来代替。1.2 迭代除法 对于定点数的除法可以用一个比较器和一个减法单元来构造。1.3 Goldschmidt方法 Goldschmidt方法比拆开迭代环路方法更加有效...原创 2018-07-15 16:55:56 · 4720 阅读 · 1 评论 -
DQPSK
1、QPSK的原理与概念 在PSK(相位调制)中,四相调制是一种被常用的多进制调制方式。四相调制又被分为四相绝对移相调制(也成为四相绝对移相键控,记为4PSK)和四相相对移相调制(也称为四相相对移相键控,记为4DPSK) 4PSK:将输入的二级制数据进行分组,每两个二进制数据为一组,然后根据其组合情况,用四种不同的载波相位去表征他们。其中每个双比特码元中的两个数据是按照格雷码来编写的。...原创 2018-08-12 17:19:46 · 17591 阅读 · 1 评论 -
The zynq book 引言
1. Zynq的片上系统 SoC:单个硅芯片就可以用来实现整个系统的功能,而不是需要通过介个不同的物理芯片来实现。通常一块SoC上可以包括数字、模拟、数模混合的元件。通常是指的基于ASIC的SoC,其缺点是:(一)开发时间和成本;(二)缺乏灵活性 APSoC(全可编程So):由ARM核构成的处理系统和一个等价于一片FPGA的可编程逻辑(PL)部分,它还具有集成的存储器、各种外设...原创 2018-08-28 20:45:32 · 1137 阅读 · 1 评论 -
(二)zynq芯片是什么
目录 2.1 处理器系统2.1.1 应用处理器单元(APU的基本结构)2.1.2 关于ARM模式2.1.3 处理器系统外部2.2 可编程逻辑2.2.1 逻辑部分2.2.2 特殊资源:DSP48E1和块RAM2.2.3 通用输入/输出2.2.4 通信接口2.2.5 其他可编程逻辑扩展接口2.3 处理器系统与可编程逻辑的接口2.3.1 AX...原创 2018-09-09 20:36:26 · 19958 阅读 · 1 评论 -
(三)Zynq设计
1、系统设计流程概述 1.1 需求和技术参数 着手实际的设计工作以前,应尽可能完整和准确定义系统参数。技术参数包括:接口、性能标准、以及目标设备或平台。 1.2 系统设计 采用自定向下的方法,先定义顶层的接口和参数,再确定底层的子系统或功能。而子系统的功能和所需求的性能,以及两者之间的联系,将会在这之后定义。这个阶段的成果通常是对于组件和事务的抽象描述。由于对设计的复...原创 2018-09-10 21:34:22 · 775 阅读 · 2 评论 -
有限状态机:独热码vs格雷码
有限状态机编码时采用格雷码和采用独热码的选择格雷码:相邻之间只变1bit,编码密度高。独热码:任何状态只有1bit为1,其余皆为0,编码密度低。比如说,表示4个状态,那么状态机寄存器采用格雷码编码只需要2bit:00(S0),01(S1),11(S2),10(S3);采用独热码需要4bit:0001(S0),0010(S1),0100(S2),1000(S3)。所以很明显采用格雷码可以省...转载 2019-04-13 10:46:32 · 7755 阅读 · 2 评论 -
RAM\ROM分析
分类 工作特点 用途 RAM SRAM(StaticRandom-AccessMemory)静态随机存取存储器 不用刷新,速度可以非常快,容量较大,价格昂贵 CPU内部的cache DRAM(Dynamic Random Access Memory),即动态随机存取存储器 需要刷新,容量大 用于通常的数据存取 ROM ...原创 2019-04-17 21:19:28 · 635 阅读 · 0 评论 -
组合逻辑与时序逻辑的综合
目录1. 综合简介1.1 逻辑综合1.2 RTL综合1.3 高级综合2、组合逻辑的综合2.1 优先级结构的综合2.2 利用逻辑无关紧要条件2.3 ASIC单元与资源共享3.带锁存器的时序逻辑综合3.1 锁存器的无意综合3.2 锁存器的有意综合4. 三态器件和总线结构的综合5. 带有触发器的时序逻辑综合6. 显式状态机的综合6.1 序列检...原创 2019-05-27 15:28:54 · 2378 阅读 · 0 评论 -
FPGA(二):FPGA面积结构设计
折叠流水线基于控制的逻辑复用资源共享复位对面积的影响小结原创 2018-07-10 17:19:03 · 801 阅读 · 0 评论 -
精通Signaltap
一、前言。Signaltap是嵌入式逻辑分析仪,说到嵌入式,很容易让人想起ARM,其实Signaltap跟ARM没有半毛钱关系。这里的嵌入是嵌到FPGA的内部。如果你用过Signaltap,就会发现,每次都要综合整个工程,再下载代码,然后才可以使用Signaltap,这说明了Signaltap是由一些逻辑电路组成,而不是仿...转载 2018-06-15 14:42:07 · 1192 阅读 · 0 评论 -
quartus使用
一、使用quartus新建工程 file>New Project wizard一直next直到芯片选型界面,在此界面中进行相应的芯片选型,选型结束之后进入总结界面,将vhdl改为verilog即可点击finish,完成工程的创建二、在工程中加入代码文件file>new 选择verilog HDL file,点击OK在如下界面中完成代码的输入,并且保存文件名为led 点击编译检查...原创 2018-06-15 13:19:50 · 22295 阅读 · 7 评论 -
modelsim几种版本的区别
ModelSim分几种不同的版本:SE、PE、LE和OEM,其中SE是最高级的版本。而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。 MODELSIM SE是主要版本号,也是功能最强大的版本,支持对Verilog和VHDL语言的混合仿真。除了主要版本外,Mentor公司还为各大FPGA厂商提供 OEM版本: XE是为Xil...原创 2018-03-06 10:37:01 · 5623 阅读 · 0 评论 -
进位链加法器
一、进位链加法器的原理 二、进位链加法器的verilog源代码//module name:carry_chain_adder//module function: the 8 bit carry chain adder`timescale 1ns / 1ps`define DSIZE 8module carry_chain_adder ( //inputs x ...原创 2018-03-21 11:15:44 · 5127 阅读 · 0 评论 -
如何提高FPGA的工作频率
如何提高电路工作频率 对于设计者来说,我们当然希望我们设计的电路的工作频率(在这里如无特别说明,工作频率指FPGA片内的工作频率)尽量高。我们也经常听说用资源换速度,用流水的方式可以提高工作频率,这确实是一个很重要的方法,今天我想进一步去分析该如何提高电路的工作频率。我们先来分析下是什么影响了电路的工作频率。我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock skew有关。...转载 2018-05-04 13:02:20 · 6504 阅读 · 0 评论 -
FPGA(一):高速度结构设计
速度的三种基本定义:流量、时滞、时序流量:每个时钟周期所处理的数据的量时滞:数据输入到该数据被处理输出之间的时间时序:时序元件之间的延时,常见为寄存器之间的延时。一、高流量 采用拆环路的方式,将n次迭代运算的环路拆开,形成流水线结构。 优点:极大的提高了设计的流量。 缺点:失去对运算单元的复用,实际上是以面积换流量的操作,面积会大大的增加。二、低时滞 措施:将设计中的流...原创 2018-05-10 21:08:36 · 547 阅读 · 0 评论 -
FPGA的选型
工欲善其事必先利其器,开发FPGA的第一步,当然是选择一片符合设计需求的芯片。器件特色选片第一个关注的应该是FPGA器件的专用资源。例如是否需要高速接口,如果需要的话,需要多少个通道,各个通道需要的最高收发速度是多少。同样,如果需要实现运算量较大的算法模块时,则要求FPGA器件需要有大量的DSP模块,并拥有足够多的RAM块来配合这些DSP模块。规模大小 在选型时,因为FPGA设计还未开始,很难确定...转载 2018-05-04 15:01:33 · 566 阅读 · 0 评论 -
FPGA(六):跨时钟区域
1、跨时钟区域易产生亚稳态 建立时间:时钟上升沿来临之前数据应该维持不变的时间。 保持时间:时钟上升沿来临之后数据应该保持不变的时间。跨时钟域的信号传播:跨时钟域数据传输时由于相位延迟产生亚稳态:2、亚稳态的解决办法: 2.1、相位控制: 若一个时钟是另一个时钟由PLL(锁相环)或者是DLL(延迟锁相环)所产生的,则可以通过相位匹配来消除时序冲突。 2.2、双跳技术 ...原创 2018-05-05 22:06:20 · 496 阅读 · 0 评论 -
集成电路基础知识
晶圆的面积越大,工艺水平越高。特征尺寸:集成电路器件中最细线条的宽度,对mos器件常指沟道的宽度,工艺线中的最小尺寸。模拟集成电路:晶体管的数目;数字集成电路:逻辑门的数目;存储集成电路:存储单元的数目;集成电路的分类:薄膜集成电路,金属集成电路,半导体集成电路按实现工艺分类:按导电载流子分类:双级、mos按电路处理信号方式分类:数字集成电路、模拟集成电路、数模混合电路功能分类;通用集成电路、专用...原创 2018-05-06 08:23:16 · 6059 阅读 · 0 评论 -
原码、反码与补码
正数的补码等于原码负数的补码等于符号位不变,数值位的反码+1如果要算-8的补码的话:(1)如果用4位二进制数表示的话,原码1000(“1”表示“-”号,“000”可以看成数字位“111”+1的结果)——反码1111——补码1000。(2)如果用8位二进制数表示的话,原码1000 1000——反码1111 0111——补码1111 1000。以上为思考过程,但是要注意:4位二进制数表示的范围是:原码...原创 2018-05-06 21:32:08 · 1003 阅读 · 0 评论 -
vivado在线调试
之前的博文中介绍了ila核的使用,但是在使用了多次之后发现,ila核在使用过程中会出现一下问题,而且使用起来比较麻烦。所以在这里介绍另一种快捷的在线调试方法。一:工程编译成功之后点击Open Synthesized Design二:添加debug信号点击next,到如下界面,点击图中按钮点击下图中的ok进入到信号添加界面,选择要添加的信号,并点击ok点击next,可进入如下界面,可设置采样深度,即...原创 2018-05-13 19:39:09 · 15205 阅读 · 1 评论 -
数字设计方法概论
1、设计方法简介基于语言的设计:1、不依赖于工艺,设计易移植; 2、便于管理,可以重用,缩短开发周期 3、对于电路的设计可以自动的综合和优化。以下为基于ASIC的IC设计流程: 1.1 设计规格 设计规格...原创 2018-05-23 20:45:23 · 556 阅读 · 0 评论 -
vivado常见问题
一、vivado中提示过多引脚未分配新建tcl文件 在其中加入set_property SEVERITY {Warning} [get_drc_checks NSTD-1]set_property SEVERITY {Warning} [get_drc_checks UCIO-1]便可屏蔽电气综合检查。...原创 2019-05-24 09:55:44 · 2988 阅读 · 0 评论