FPGA(一)：高速度结构设计

速度的三种基本定义：流量、时滞、时序

流量：每个时钟周期所处理的数据的量

时滞：数据输入到该数据被处理输出之间的时间

时序：时序元件之间的延时，常见为寄存器之间的延时。

一、高流量

    采用拆环路的方式，将n次迭代运算的环路拆开，形成流水线结构。

     优点：极大的提高了设计的流量。

     缺点：失去对运算单元的复用，实际上是以面积换流量的操作，面积会大大的增加。

二、低时滞

    措施：将设计中的流水线寄存器移去。

    优点：使设计中的数据在被处理的过程中耗费的时间最少，也就是使时滞达到最低。

    缺点：移去流水线寄存器之后，组合逻辑会变得很庞大，就会使组合延时变大，寄存器之间的延时也会变大。

三、时序

措施一：添加寄存器层次：把关键路径分为两个更小延时的路径，添加寄存器层次改进时序。

              优点：关键路径延时变小。

              缺点：时滞会增加。

措施二：并行结构：将运算并行化，例如将一个多位的数据分为几个部分，进行算术运算。

              优点：关键路径的延时变小，使设计的最小延时变为子结构的最大延时。

              缺点：时滞会增加

措施三：展平逻辑结构：展平逻辑，例如if else是有优先级的，如果两个条件同时满足的话会有选择第一个。

             优点：将一些串联结构变为并联，减少关键路径的延时。

             缺点：依然是以时滞为代价。

措施四：寄存器平衡：将寄存器由关键路径移至相邻路径，以寄存器平衡来改善时序。

             优点：关键路径的延时被缩短

             缺点：可能会增加寄存器的个数，最终的代价是增大了时滞。

措施五：重新安排路径：重新安排路径使关键路径最小化。

             在不改变原逻辑的情况下对逻辑进行改写，使关键路径最小化。