FPGA(六)：跨时钟区域

1、跨时钟区域易产生亚稳态

    建立时间：时钟上升沿来临之前数据应该维持不变的时间。

    保持时间：时钟上升沿来临之后数据应该保持不变的时间。

跨时钟域的信号传播：

跨时钟域数据传输时由于相位延迟产生亚稳态：

2、亚稳态的解决办法：

    2.1、相位控制：

    若一个时钟是另一个时钟由PLL(锁相环)或者是DLL(延迟锁相环)所产生的，则可以通过相位匹配来消除时序冲突。

    2.2、双跳技术

    时钟2区域采用两个触发器进行同步，使亚稳态信号到达一个稳定的状态。此方法适用于单比特的信号的同步。

  

    2.3、FIFO技术

主要用于多比特信号的同步，FIFO的尺寸要大于突发数据量的尺寸，时钟2区域读取完之后，会给时钟1发送写入信号。同理，时钟1区域写入成功之后，会给时钟2发送一个写入完成信号。