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RSS订阅原创 AMD FPGA书籍推荐-初学者、一线工程师适用
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2025-05-11 12:22:33
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原创 AMD（xilinx） FPGA书籍推荐
【京东】https://3.cn/2d-1qVXr 「2025新书 AMD FPGA基础与工程实践 基于Vivado2022.2与SystemVerilog 李森 FPGA开发过程 电子工业出版社教材书籍 9787121496028」以应用为主，书中全部例程均来自实际项目，培养FPGA工程师良好的代码编写习惯，掌握vivado常用高级技巧。欢迎批评指正，推荐使用。理论到实践，五年磨一剑。
2025-03-07 18:10:13
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原创 1553B接口理论-第五讲(方式指令)
方式指令消息有别于一般的数据传输消息，它不用于向远程终端发送数据或从远程终端中提取数据，而是用于总线控制器对整个系统进行控制、管理的一种手段，1553B总线中的方式指令消息一共有5种，分别为：无数据字方式指令、带数据字方式指令（发送）、带数据字方式指令（接收）、广播方式指令、带数据字的广播方式指令。具有接收广播指令能力的各远程终端应在核实指令字之后：将状态字的第15位时（广播指令接收位）置为逻辑1（表示本远程终端接收到的上一有效指令字是广播指令字，当系统未采用广播方式时，置该位为逻辑0），但不回送状态字。
2025-02-08 12:04:14
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原创 1553B接口理论-第四讲(消息)
BC向要接收消息的RT发送一个命令字，命令字中的5位RT地址为接收消息的RT的地址（终端地址），T/R位设置为0，表示RT是接收数据，子地址指向该RT接收数据的存储空间位置（实际上就是FIFO缓存的编号），数据字计数规定了此命令要求该RT接收的数据字字数，在RT接收完所有的数据字后，向BC返回一个状态字，以此告诉BC此次传输的状况，至此完成了BC到RT的传输。消息模式分为广播与非广播两种模式，消息由一个一个的字构成，下满给出了每种消息传输模式中，字的顺序与组成结构，每一种消息的结构详细描述如下。
2025-02-08 11:52:35
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原创 1553B接口理论-第三讲(命令字)
总线控制器向一个能执行总线控制功能的远程终端发出一个示意控制转让的发送指令字，该远程终端如果接受总线系统的控制，就在回复的状态字中将“动态总线控制接受位”置为1，给出响应。在传输完该状态字后，总线系统的控制就从提出要求的总线控制器转移到做出应答的远程终端。数据计数与方式字区域，这部分有两个重复的作用：如果接下来需要传输数据，这一区域可以代表接下来传输数据的长度（后续会传输多少次数据字），如果接下来不需要传输数据，只是进行方式设置，那就是代表的方式代码（相当于控制命令，不需要数据传输的情况）。
2025-02-08 11:31:23
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原创 1553B接口理论-第二讲(字类型)
1553B总线上传输的所有数据一共有三种字（有且仅有三种字），分别为：命令字、数据字、状态字三种，每一种字的字长均为20bit。命令字的格式为：3bit同步头、5bit远程终端地址、1bit T/R控制位、5bit子地址/方式、5bit数据字计数/方式码、1bit校验位，总共20bit。
2025-02-08 11:20:31
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原创 1553B接口理论-第一讲
慢慢的仔细阅读，其实1553B总线并不难，比较清晰，关键是需要我们对这个总线的机制了解清除才行。第一讲简单介绍1553B终端的组成与功能。
2025-02-08 11:10:26
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原创 SFP+光模块介绍
光模块（Optical Module）由光电子器件、功能电路和光接口等组成，光电子器件包括激光发射器(Laser Transmitter)与激光接收器(Laser Receiver)两部分组成，简而言之，光模块的作用就是实现光电转换，发送端将电信号转换为光信号通过光纤传送出去，接收端将光信号转换为电信号，通过高速接口发送给控制器。目前使用最广泛的光模块为SFP(Small Form-factor Pluggable)光模块。
2024-11-24 20:36:10
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原创 Xilinx（AMD） 7系列FPGA——主BPI配置模式
详细描述了Xilinx 7系列FPGA的BPI配置模式所使用管脚的含义，以及BPI接口的连接图。
2024-02-20 22:08:10
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原创 FPGA时钟资源与设计方法——IO延迟约束（Vivado）
描述了Xilinx Vivado中输入输出延迟约束set_input_delay/set_output_delay约束的使用方法，让初学者快速掌握该约束的使用方法。
2024-02-19 15:38:37
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原创 泰克示波器（TBS2000系列）数学运算功能使用
详细介绍了泰克示波器的数学运算功能，对于多通道信号测量时，特别有用，对于示波器的深入了解有很大帮助。
2024-02-07 21:22:17
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原创 FPGA时钟资源与设计方法——Xilinx(Vivado)
xilinx FPGA开发时钟使用的基本原则与技巧，对于初学者或者有一定开发经验的工程师，有一定的帮助。
2024-02-05 20:01:32
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原创 Vivado Tri-MAC IP端口说明
详细描述了Xilinx Vivado tri-mac IP的每一个端口含义，对于初学者使用该IP有很大的帮助。
2024-02-04 20:33:34
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原创 Vivado Tri-MAC IP的例化配置（三速以太网IP）
本文章讲解了Xilinx Vivado中 tri-mac ethernet IP核的配置与使用，可以作为跑1Gbps配置的参考，实际上IP核的配置很简单，难点在于使用与端口的理解。
2024-02-04 19:47:37
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原创 lattice Diamond Programmer程序下载
Lattice Diamond Programmer（支持Lattice FPGA与CPLD程序下载）
2024-01-20 11:50:51
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原创 Flash之SM25QH128M、JFM25F32A读写操作FPGA Verilog实现
JFM25F32A Flash写操作流程如图1所示，对于Flash类型的存储器，向已经存在数据的单元写入数据时，直接写入是无法写入的，在写入之前必须先执行擦除命令，再进行写入即可；如果待写入的单元为新的单元（“FF”），则可以直接写入数据。下面为Flash写操作的流程，如果写入的单元为新的数据单元，则写操作中的擦除流程可以取消掉。1. JFM25F32A操作指令(instruction)的规则（1） JFM25F32A Flash存储单元的地址为24bit ADDR[23:0]，每一个基本存储单元容量为
2022-03-11 21:04:07
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原创 Vivado时序约束之—— set_max_delay、set_min_dealy（最大最小延迟约束）
set_max_delay、set_min_delay（最大、最小延迟约束）1. set_max_delay、set_min_delay约束的目的最大最小延迟约束主要是为了解决异步信号之间的时序路径进行时序约束的问题。最大延迟约束（set_max_delay）将默认覆盖建立时间分析中的最大路径延迟；最小延迟约束（set_min_delay）将默认覆盖保持时间分析中的最小路径延迟。所谓的最大、最小延迟约束主要应用于异步跨时钟域路径中，而对于其他的路径，一般不使用最大最小延迟约束，特别是Pin2Reg与Re
2022-03-08 20:50:02
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原创 FPGA的基本结构——CWNULT
1 FPGA的基本结构1.1基本组成从宏观上看FPGA主要由：输入/输出模块（IOB）、互联矩阵、逻辑单元（LB）这三个基本的部分组成，以及其他的硬件模块组成。其结构图如图1所示。1.2 FPGA的其他硬件资源（1）存储器、存储器控制器。（2）DSP模块。（如：MAC单元）（3）嵌入式处理器。（4）PLL（锁相环）等。1.3 逻辑单元（LB）的组成逻辑单元主要由：查找表（LUT）、DFF器、多路选择器（MUX）、进位生成器4部分组成。在一个逻辑单元（LB）中，实际上是由多个LUT、DFF
2021-05-18 15:45:49
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原创 Flash、EEPROM、SRAM的区别与理解
Flash、EEPROM、SRAM的区别于理解1. Flash、EEPROM、SRAM的区别(1) Flash存储器Flash适用于速度要求高、容量要求大、掉电时要求数据不丢失的场合。(2) EEPROM存储器EEPROM存储器适用于速度不高、容量不大、掉电时要求数据不丢失的场合。(3) SRAM存储器SRAM相当于计算机的内存，读写速度比Flash、EEPROM快N倍，掉电后数据丢失。2. Flash、EEPROM、SRAM应用场合Flash：作为单片机运行程序存储的地方。SRAM：存
2021-05-17 16:36:34
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原创 SystemVerilog fork join_any运行机制——Lisen
1 fork join_any运行机制fork join_any的运行机制为：（1） fork join_any中各个子线程之间的执行顺序为并行执行，只要进入fork join_any后，各个子线程同时并发执行。（2） 只要fork join_any中任何一个子线程执行完毕，fork join_any后的语句（线程）就立刻开始执行。（3） fork join_any块后的语句开始执行时，fork join_any中没有执行完毕的线程依然保持并行执行，直到fork join_any中的所有子线程执行完
2021-04-14 20:21:19
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原创 QuestaSim仿真步骤——CWNULT
QuestaSim仿真步骤QuestaSim仿真步骤主要分为以下4步：1、 新建工程2、 添加文件与编译3、 仿真4、 添加波形1 新建工程（1）打开QuestaSim仿真软件，执行：File ——> New ——> Project，如图1所示。图1 新建工程（2）然后弹出工程信息对话框，如图2所示。在“Project Name”中输入工程的名字，在“Project Location”输入工程存放的路径，一般是先建立好一个工程文件夹，再把该文件夹的路径复制于次，其他的保持默认
2021-03-31 09:30:10
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原创 ULN2803A达林顿管与集电极开路输出元件使用笔记
ULN2803A达林顿管与集电极开路输出元件使用笔记1 达林顿管ULN2803A介绍达林顿管采用的是两级共集电极放大电路，提高输出端的电流驱动能力，实现对后级负载（继电器、LED、显示屏）的驱动。ULN2803A达林顿管内部结构原理图如图所示。在使用时，公共端E端接电源的GND端口，钳位二极管的公共端（COM端）接输出端的供电电源的正极，输出端C端口与输入端（B端口）的电源必须共地。当输入端B端为高电平（2.8V以上时），两个三极管导通，输出端C端直接与GND相连，输出端输出低电平；当输入端（C
2020-10-29 12:37:18
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原创 Quartus Prime官方下载方法
1.首先进入Intel公司官网的FPGAs下载中心。https://fpgasoftware.intel.com/?edition=pro2.点击左边的“设计软件”选择设计软件，即可看到QuartusII、Intel FPGA IP库、ModelSim、NiosII EDS等。3.软件具体下载步骤（1）选择版本类型：QuartusII分为三个版本，专业版（Pro Edition）、标准版（Standard Edition）、精简版（Lite Edition）；一般选择标准版，因为标准版支持所有的器件
2020-05-28 19:52:36
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原创 SignalTapII 使用方法——CWNULT
**SignalTapII 使用方法——CWNUL**使用SignalTapII逻辑分析时，首先要建立一个SignalTapII的“.stp”类型的文件，设置要抓取的信号和采样时钟。SignalTapII的使用与IP核的使用不同，必须首先建立“.stp”文件。1.1SignalTapII 的建立过程(1)建立signalTapII文件执行：file——new——SignalTapII ...
2019-12-17 17:14:18
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泰克示波器TBS2000系列Vertical区域使用详细教程
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泰克示波器TBS2000系列Navigation区域使用详细教程
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泰克示波器TBS2000系列Resources区域使用详细教程
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泰克示波器TBS2000系列数学运算与前面板功能笔记
2024-02-07
TimeGen时序图绘制软件使用教程及安装包
2022-12-11
龙芯2K1000 Local IO与FPGA外扩总线设计思想
2022-05-22
国微SM25QH128以及复旦微JFM25F32A Flash芯片的操作使用笔记
2022-03-11
14、Interface_SystemVerilog_20210728.pdf
2021-07-28
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