axingxiansen的博客

(2) PIN的定義如果用第一種方式產生Netlist的話，就要對於一些Power pin加以定義。1.滑鼠點選想定義的零件。2.點選選單中Edit>Part。3.用滑鼠點選想定義的Pin腳。4.點選功能表中Edit>Properties，透過這些步驟就看到了下面的這個對話方塊了。

添加钻孔表的具体步骤为：1.通过屏幕右边的Visibility选项的Views列表，将Drill层打开2.将Visibility选项中的PIN和Via选项都选中，见下图所示： 参数设好之后关闭NC Drill/Parameters窗口，输出数控机床钻孔文件的命令菜单为：Manufacture＝>NC＝>NC Drill…，打开的窗口如下： 输出数控机床钻孔文件的具体步骤为： 上图是光绘输出的层控制窗口，还有一个窗口是输出参数的控制窗口，我们通过点击上图的第二个列表项General Parameters来

设计时，我们一般保证地管脚优先，路径短，滤波效果才好。漂亮的板子源于你的每一个细节，所以不能放过任何一个细节！了解每个Bank的大致功能，以便合理放置滤波电容；BGA的外围小电路尽量整齐美观。虽然很简单，但是相通的东西很多，希望有助于理解。

转换的板中的封装焊盘会少一些元素，须要用Skill进行处理，在转换完成的板中运行change pad的SKILL命令，对其进行完善，再把插件焊盘的FLASH对应好，即完成所有操作。在Allegro软件操作时，把需要的文件放到无中文字符的路径下，以免出错；Step2用PADS9.3软件导入存好的PCB，将板转换为PADS格式；Step4在Allegro中Import，将ASC转换为BRD文件；Step3在PADS软件中输出**.ASC文件；Step1将板子存为**.PCB格式文件；

这样就能理解， XNET 和 Pin Pair 之间的关系。其实就用模型分析的方法就可以了；此时我们来创建 Pin Pair，因为此时网络只是经过了 R8 的一个 pin， R8 不是一个 XNET。创建完之后，只需 Membership 到相应的 MG 就可以了。如果我们用 PINpair 的方式来加规则，你会发现是不行的。综上：我们可以发现，约束设置，通过模型分析的方法是可以通吃的，此时我们可以设置点对点的约束规则了。我们来分析有上拉电阻的/Ad_Eoc2 的模型;其它与单个模型设置相同。

Allegro中制作焊盘的工作叫Pad Designer，所有SMD焊盘、通孔焊盘以及过孔都用该工具来制作。打开程序->Cadence SPB 16.2->PCB Editer utilities->Pad Designer，弹出焊盘制作的界面，如图1.1所示。在Units下拉框中选择单位，常用的有Mils(毫英寸)，Millimeter(毫米)。根据实际情况选择。在Hole type下拉框中选择钻孔的类型。有如下三种选择：Circle Drill：圆形钻孔；Oval Slot：椭圆形孔；

下面来做一个建立动态Shape的练习，刚刚创建的GND的Shape是一个静态的，可以在那个Options中看到是没有设置动态选项，建立动态Shape，使用Setup->Cross -Section命令设置底片的格式为“Positive"正片格式，然后使用Shape->"Global Dynamic Parameter命令设置动态Shape的相关参数，再使用Editor->Z-Copy命令复制制作新的GND层的Shape,删除孤铜，我理解孤铜是指铺铜过程中产生的不平滑而且具有毛刺的形状，也有多余的部分。

弹出Create Net Class对话框，如图4.21所示。输入名称DDR_DATA，点击OK关闭对话框。建立DDR_ADDR的过程也一样，同时选中网络XM1ADDR0-XM1ADDR15，XM1CASN、XM1CKE0、XM1CSN0、XM1RASN、XM1WEN后右键Create->Net Class。其它就不重复了。然后将上一步建立的两个电气规则DDR_DQ，DDR_ADDR分别应用到DDR_DATA，DDR_ADDR两个Net Class上。

確定Pad的層面(1)用Single layer mode開關來控制pad type勾選Single layer mode,則pad為單面孔，比如SMD不勾選Single layer mode,則pad為通孔，比如:via(2)用滑鼠左鍵點選BEGIN LAYER彈出下面3個欄位Regular用於正片，Thermal Relief用於負片連接，Anti Pad用於負片隔離。

其次，要在Allegro Constraint Manager里面加好要绕线的BUS和MGrp；最近有人问到自动等长的一些问题，这里和大家分享一下Allegro的AiDT功能，希望有所帮助。首先，要在User Preferences Editor下开启Unsupported功能；查看Allegro Constraint Manager全部ok！框选所要绕的MG组别，正在运行自动绕线工具；这个工具可极大的提高绕线效率，值得尝试！Allegro里面的操作步骤如下；同样其他三组也很快搞定；对于差分绕线也一样；

本章的主要內容介紹allegro操作介面，透過本章學習可以對Allegro的工作介面有了大致的瞭解，同時也能體驗出Allegro PCB Layout時的強大功能。A.程式的啟動除了以上Allegro主程式，我們還會常用到以下幾個常用工具： • Padstack Designer(Padstack Editor) • DB doctorPadstack Designer的作用是建立和修改Pad，具體會在下面章節中講到。DB doctor的作用有三個：1.板子Data-base的檢查2.板子Data-base

3-D Viewer，可以直接在allegro中看到board file的3-D顯示效果。3-D Viewer對於PCB Editor Products，只有環境變數中的OpenGL顯示功能開啟後才有效，而對於APD/SiP是無效的。2.3-D viewer是在一個獨立的視窗中打開的。3-D environment環境支援多種顯示內容的過濾，取景視角和顯示效果的選項，透過遊標可以直接控制放大，移動，翻轉等操作。

在本章我将向大家介绍MATLAB的基本元素。在本章的章末，你将会编写简单的函数 化的工具。2.1 变量和数组MATLAB程序的基本数据单元是数组。一个数组是以行和列组织起来的数据集合，并 且拥有一个数组名。数组中的单个数据是可以被访问的，访问的方法是数组名后带一个括号， 括号内是这个数据所对应行标和列标。标量在MATLAB中也被当作数组来处理——它被看 作只有一行一列的数组。数组可以定义为向量或矩阵。向量一般来描述一维数组，而矩阵往往来描述二维或多维 数组。在本书中，当我们讨论一维数组时用向量表示，当我们讨

在第三章中，我们强调了好的编程习惯的重要性。我们进行开发的基本手段是自上而下的编程方法。在自上而下的编程方法中，它开始于对所要解决问题的精确陈述和定义输入量和输出量。下一步，我们在大面上进行算法的描述，然后把算法分解成一个一个的子问题。再然后，程序员把这一个个子问题进行再一次的分解，直到分解成简单而且能够清晰理解的伪代码。最后把伪代码转化为 MATLAB 代码。尽管我们在前面的例子中，按照上面的步骤进行了编程。但是产生的结果在某种程度上还是受限制的。

在 for 循环中的控制变量将会更新到下一个值，循环将会继续进行。在 for 循环中，代码的重复次数是确定的，在循环开始之前，我们就知道代码重复的次数了。它的 1 月 1 号对应的 day of year 是 1，12 月 31 号必定对应的是。它的 1 月 1 号对应的 day of year 是 1，12 月 31 号必定对应的是。这种循环将会执行 5 次，ii 值按先后顺序依次为 1，2，3，4，5。检测下面的 while 循环，确定每一次 while 循环结束的时侯 ires 的值。

下面是要我们遵守的指导原则1. 用 char 函数创建二维字符数组，我们就不用担心每一行的长度不相同了。2. 我们可以利用多维数组来解决自然界的多变量问题，如空气动力学和流体力学。3. 使用 fplot 函数直接打印函数，而不需创建中间数据数据。6.7 练习​​​​​​​。

假设你是在工厂工作的工程师，为了解决某些问题，你要编写一个程序。你如何开始 呢？当遇到一个新问题时，我们的心里会自然而然的产生这样的想法：马上坐在计算机 前，开始编程，而不用浪费大量的时间思考我们所要解决的问题是什么？用这种不切实际 的想法来编一些非常小的程序可能会成功。但在现实中，问题可能会非常的大，程序员再 用这种方法编程将会陷入困境。对于一个大的程序来说，在编写代码之前你要通盘的思考 你所要面临的问题和解决的方法。

正如我 们看到的，工作空间窗口(The workspace browser)中的变量在独立的命令和M文件间执行 时，可能会出现第一个问题中的变量存留在工作区而影响到第二个问题的解决。将一系列命令写入一个文件，在命令窗口(The Command Windows)输入此文件的文件名，然 后MATLAB就开始执行这个文件，而不是用直接在命令窗口(The Command Windows)键入的方 法，这样的文件叫做脚本文件(Script files),由于脚本文件(Script files)的扩展名为。

Altera器件的PLL使用比较方便，一般是都是用EDA辅助工具比如 Magafunction或Maga Wizard 生成IP,然后调用。Altera FPGA 不同器件可用 的PLL单元不同，使用是需要根据器件类型选择相应的资源，如图28，29， 30所示分别是Enhanced PLL、Fast PLL、Cyclone PLL等不同类型的PLL结 构示意图。

SDC文件是Synplicity综合工具通用的综合约束属性文件，其扩展名为”sde”。在SDC 指定 syn_ramstyle的语法格式为：其中，黑体字表示的“define_attribute”是SDC文件的约束属性关键字；

串并转换是FPGA设计的一个重要技巧，从小的着眼点讲，它是数据流处理的常用手 段，从大的着眼点将它是面积与速度互换思想的直接体现。串并转换的实现方法多种多样， 根据数据的排序和数量的要求，可以选用寄存器、RAM等实现。前面在乒乓操作图9的举 例，就是通过DPRAM实现了数据流的串并转换，而且由于使用了DPRAM，数据的缓冲区 可以开的很大。对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，应该 用同步时序设计完成串并之间的转换。比如数据从串行到并行，数据排列顺序是高位在前， 可以用下面的编码实现

答案是否定的，在Verilog代码中最常用的两种数据类型是wire和reg，一般 来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一 定就是用寄存器实现。下面的例子就是一个纯组合逻辑的译码器。请大家注 意，代码中将输出信号Dout定义为reg型，但是综合与实现结果却没有使用 FF，这个电路是一个纯组合逻辑设计。

Virtex-5系列FPGA中的6输入查找表不仅可以减少实现特定逻辑而需要的查找 表的数量，而且可以降低逻辑中电流的传输延时。图5表示的是图3的上端分支， 触发器由红色高亮表示。我们可以简单地假定FPGA中系统门的数量可参考与非门(NAND)以及或非 门(NOR)的数量，但实际上，所有的组合逻辑(与门、或门、与非门、异或门等) 都是通过查找表存储器中的真值表来实现。例如，Virtex-II 系列的FPGA ，它的片具有两 个查找表和两个触发器，而Virtex-5 FPGA的片具有4个查找表和4个触发器。

XC2S100是Xilinx公司生产的SpartanII系列的10万门芯片[1]。该芯片采用2.5V供电，拥有了替 代ASIC的所有关键需求，例如高性能片内RAM、基于核的解决方案、低廉的价格、高容量等。SpartanII用户可编程门阵列的结构主要由5种可配置部件组成：（1）IOBs提供封装的管脚和内部逻辑的接口；（2）CLBs是提供可组建大部分逻辑功能部件；（3）含有4096个位的专用块RAM；（4）时钟DLL用于时钟分配的补偿和时钟的控制；（5）多级内部连线结构；

1、TVP5150模块（模拟视频信号解码模块）。2、模拟摄像头一个（PAL或NT格式输出AV同轴）3、FPGA开发板一块（EP4CE6+SDRAM+VGA）实现功能：模拟摄像头输出的视频信号为模拟信号，AV 同轴线缆输出，通过转接线接 到 TVP5150 模块，FPGA 控制 TVP5150 模块，通过 SDRAM 缓存视频数据。FPGA 解码 BT656 数据。FPGA 控制 VGA 输出视频数据。

注意：FSP软件支持ORCAD Capture和Design Entry HDL两个原理图工具，本设计使用DesignEntry HDL原理图，Capture原理图设计流程完全一样。a) DE-HDL原理图库路径定义本课程原理图符号路径D:\workshop\fsp\SITE\Libraries；我们可以在工程文件cds.lib中定义原理图符号库的名称和库的路径。例如：在生成的D:\workshop\fsp\fsp_165_workshop\output\dehdl\cds.lib文件中，添加。

本试验采用HTI Model 291便携型声学标签接收系统，包括的基本部件有：291便携型声学标签接收器1台，590型水听器4根，最新795型声学标签40枚，490-LP 型标签编程器1台，690系列电缆400m，492微型声学标签探测器1台，115VAC型滤波器1台，TagProgrammer 、MarkTags和AcousticTag专用软件各1套，笔记本电脑1台。（4）由于自然水域障碍物的影响，本次试验对监测数据进行了“延迟”处理，即从正常的每秒监测一个数据，到每30秒监测一个数据。

在现代电子「业的控制电路中，键盘扫描和显示电路时系统的调试和设置有着重要 的作用。随着EDA技术的发展,基于FPGA的扫描键盘因其结构简单,能有效防止机 械键盘按键抖动带来的数据错误等优点在许多电子设备中都得到了广泛的应用。本文主耍是设计 个基于FPGA的键•盘扫描程序，该设计在EDA r.MQuarulus 119.0 卜.开发完成，以Crea(-SOPC2000实验箱上的4*4短阵键盘为硬件实体，设计键盘扫描 程序，将程序划分为时序产生模块、键盘扫描模块、弹跳消除模块、键值译码模块四个 模块，时序产生模

摘要数字钟是采用数字电路实现对时、分、秒数字显示的计时装置，是人们日常 生活中不可少的必需品。本文介绍了应用FPGA芯片设计多功能数字钟的•种方 案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。 关键词数字钟、分频器、译码器、计数器、校时电路、报时电路。0.引言数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度远远 超过老式钟表。钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展 了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。L1设计要求

例如：对于一个 96X96 像素的图像，假设我们已经学习得到了400个定义在8X8输入上的特征，每一个特征和图像卷积都会得到一个 (96 − 8 + 1) × (96 − 8 + 1) = 7921 维的卷积特征，由于有 400 个特征，所以每个样例 (example) 都会得到一个 7921 × 400 = 3,168,400 维的卷积特征向量。网络的第一层对输入图像做归一化。因此，一个很自然的想法就是对不同位置的特征进行聚合统计，例如，人们可以计算图像一个区域上的某个特定特征的平均值 (或最大值)。

深度卷积神经网络是这一波 AI 浪潮背后的大功臣。虽然很多人可能都已经听说过 这个名词，但是对于这个领域的相关从业者或者科研学者来说，浅显的了解并不足够。 近日，约克大学电气工程与计算机科学系的 Isma Hadji 和 Richard P. Wildes 发表 了一篇《我们该如何理解卷积神经网络？》的论文： 第一章回顾了理解卷积神经网络的动机； 第二章阐述了几种多层神经网络，并介绍当前计算机视觉领域应用中最成功的卷积结 构； 第三章具体介绍了标准卷积神经网络中的各构成组件，并从生物学和理论两个角度分

摘要直接数字频率合成(DDS)技术采用全数字的合成方法，所产生的信号具有频率分 辨率高、频率切换速度快、频率切换时相位连续，输出相位噪声低和可以产生任 意波形等诸多优点。本文在对现有DDS技术的大量文献调研的基础上，提出了符合FPGA结构的DDS 设计方案井利用QuartusII软件在ACEX1K系列器件上进行了实现，详细的介绍了 本次设计的具体实现过程和方法，将现场可编程逻辑器件FPGA和DDS技术相结 合，具体的体现了基于VHDL语言的灵活设计和修改方式是对传统频率合成实现方 法的•次重要改进。FPGA

摘 要 卷积神经网络(Convolution Neural Network，CNN)是在计算机视觉，图像识别和 分类等领域应用最成功的人工神经网络数学模型。高性能神经网络结构规模庞大，一次 完整推理过程需要进行大量乘法加法计算。训练出一个高性能卷积神经网络模型需要的 计算量是推理过程的数十倍至更多。当前的理论和技术水平无法做到一个模型可以普适 所有领域，不同的应用场景需要设计特定神经网络结构和采集特定数据集。庞大的算力 需求和高质量的数据采集是训练得到高性能卷积神经网络的两个关键内容。如何提高算力是当下企业

摘 要卷积神经网络(Convolutional Neural Network, CNN)是一种源于人工神经网络(Neural Network, NN)的深度机器学习方法，近年来在图像识别领域取得了巨大的成功。CNN由于采用局部连接和权值共享，保持了网络的深层结构，同时又大大减少了网络参数，使模型具有良好的泛化能力又较容易训练。NN的训练算法是基于梯度下降的错误反向传播（Back Propagate，BP）算法，CNN的训练算法是BP算法的一种变形。本文从梯度下降的数学推导中总结了NN训练过程中的错误信号传播

摘 要近些年来，深度学习作为机器学习的一种新的形式，它使计算机能够从经验 中学习并根据概念层次来理解世界。作为一种崭新的人工神经网络方法，卷积神 经网络（CNN）使神经元之间可以权值共享来减少样本的训练参数使分类的泛化 能力和精确度更进一步的提高。因此CNN在图像识别领域成功得到了广泛的推 广和应用。目前，实现CNN的主要方式通常是基于通用处理器的，但这种基于 软件的方式并不能让CNN的并行性得到充分挖掘，并且使应用在实时性、灵活 性和功耗等方面的需求都不能得到满足。除此之外，由于任何一个CNN模型都 无法