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Verilog RTL
qq_38453556
这个作者很懒,什么都没留下…
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verilog RTL编程实践 笔记 十七课
十七课lab10 loopsfor循环可不可综合取决于变量是否是固定值。for循环很多情况下和generate语句放在一起使用。repeat/while不可综合,SV里面的foreach不可综合。FindPatternBeh.v代码的功能是在某一帧输入中寻找规律。pad可以视为分割数据的标签,IJump设定了分配给每个标签的位数,StartI设定起始位。...原创 2020-11-12 10:01:57 · 503 阅读 · 0 评论 -
verilog RTL编程实践 笔记 十六课
十六课lab09 race_operator_netter竞争与冒险 Racer.valways模块中左侧的数据类型必须是寄存器。注:此模块不符合coding style,仅做测试用。操作符 Operators.vFunction: Shows results of various operators and precedence.可以用于区分逻...原创 2020-11-12 10:01:38 · 249 阅读 · 0 评论 -
verilog RTL编程实践 笔记 十五课
十五课lab08 counter最简单的方法就是用代码直接i=i+1。Ripple counter设计电路时需要1.先写design spec,用自然语言去描述功能;2.构造architecture,搭建电路框图。总线AMBA的spec:AMBA→AHB/APB/AXICounter4.v这里是行为级的写法,注释当中是RTL级的写法。综合时一般以时序为先,...原创 2020-11-12 10:01:22 · 480 阅读 · 0 评论 -
verilog RTL编程实践 笔记 十四课
十四课lab07lab07的内容是实现一个memory在对模块不了解的情况下写一个SRAM是非常耗费时间的IxOffset.v实现功能:每过5个时间单位将PIxLine1的8位数据赋值给PixLine2Legal.vA check on legality of various memory reference constructs.是一个testbench...原创 2020-11-12 10:01:02 · 545 阅读 · 0 评论 -
verilog RTL编程实践 笔记 十一课 十二课
第十一课Verilog simulation event queue与VCS视频教程第一课的内容相同。补充:SV的队列有三个模块:oop,rtl,assertion,interface会隔离oop和rtl(?)lab04scheduler.v模块当中包含了一些testbench,用来描述阻塞语句和非阻塞语句的区别**在大型电路(如CPUGPU等)用RTL代码跑...原创 2020-11-12 10:00:26 · 299 阅读 · 0 评论 -
verilog RTL编程实践 笔记 第十课
第十课lab03数字电路主要有control path和data path,计数器是非常常见的控制手段,可以向上计数也可以向下计数converter.v//converter.v//module converter #(parameter WIDTH = 4, PAD_NUM = 0)module converter #(parameter WIDTH = 4, PAD_...原创 2020-11-12 09:59:57 · 370 阅读 · 0 评论 -
verilog RTL编程实践 笔记 第三课 第四课
第三课Timing#数字 表示经过多长时间begin……end 表示顺序执行;fork……end表示并行执行。Continuous AssignmentsSyntaxassign #del <id> = <expr>#del表示延时,属于可选项;<id>表示net的名字Properties1.都是并发执行的2.互相独...原创 2020-11-12 09:58:09 · 613 阅读 · 0 评论 -
verilog RTL编程实践 笔记 第五课
第五课AMBA 2.0 AHB SRAMCHow to build and test a moduleTestbenchtestbench是最后加在设计电路的输入接口上的硬件模块,用来测试必要的功能。主要功能:1.generate timulus 2.check response**第四课的答疑:$finish(2)中的数字代表最后打印信息的详细程度,默认是1。...原创 2020-11-12 09:58:33 · 536 阅读 · 0 评论 -
verilog RTL编程实践 笔记 第六课
第六课以《Verilog数字VLSI设计教程》为教材,包含27个lab工艺在library文件夹当中(只限课程内,光盘中没有)misc文件夹中包含了一些参考文档lab01文件名需要和模块名一致;端口声明默认位宽是1bit,类型是wire;`include等反引号后面不需要加分号。例句与解释$dumpportsall;$dumpfile("VCS_S...原创 2020-11-12 09:58:45 · 494 阅读 · 0 评论 -
verilog RTL编程实践 笔记 第八课 第九课
第七课由于太短,不作记录第八课make会直接寻找名字为Makefile的文件,执行其中的命令。dve可以调出gui界面,然后打开vpd文件。DC也可以通过.tcl文件执行脚本。(以上笔记与第六课相同)lab01Timing report在lab01(课程特有)中,用已经写好的tcl文件进行DC综合:综合以后的电路没有满足timing的要求(vi...原创 2020-11-12 09:59:03 · 305 阅读 · 0 评论