systemverilog
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介绍sv的基本语法
jun_luo_yu
C++ FPGA RISCV
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Systemverilog笔记 数据类型
第二章 数据类型1.内建数据类型1.1 logic类型 原本的verilog代码中,需要分辨reg以及wire两种类型。在sv中,新加入了logic类型(逻辑类型)。 logic类型既可以代替reg,也可以代替wire。但是logic不能有多个结构性的驱动,所以在对双向总线建模时,不能使用logic,而是应该使用wire类型 在代码中一律使用logic,这样当一个信号被多次驱动就会编译报错。如果你知道该信号确实需要被多次驱动,可以直接使用wire。1.2 双状态数据类型双状态(0原创 2021-08-20 17:19:10 · 1445 阅读 · 0 评论 -
Systemverilog笔记 过程语句和子程序
第三章 过程语句和子程序1.过程语句sv吸收了C++的一些特性,包括了break以及continue语句等。//for循环语句以及do……while语句initial begin:example //可以给这个initial起一个编号名,这里叫example integer a[10],sum,j; for(int i=0;i<10;i++) //为每一个数组元素赋值 a[i]=i; sum=0;原创 2021-08-22 15:54:47 · 748 阅读 · 0 评论