《夏宇闻 Verilog数字系统设计教程》读书笔记chapter III——模块的结构、数据类型、变量和基本运算符号

3.1 模块的结构

• Verilog的基本设计单元是模块(block)。模块由两部分组成，一部分描述接口，另一部分描述逻辑功能。
• 每个Verilog程序包括4个部分：端口定义、I/O说明、内部信号声明、功能定义。

模块的端口定义

格式

module	模块名(口1，口2，口3，口4，……);

引用模块

• 严格按照模块定义的端口顺序来连接

MyDesignMK M1(SerialIn,ParallelOut);

• 在引用时用“.”符号，标明原模块是定义时规定的端口名

MyDesignMK M1(.sin(SerialIn),.pout(ParallelOut));

模块内容

I/O说明的格式

• 输入口：input[信号位宽-1:0] 端口名n;
• 输出口：output[信号位宽-1:0] 端口名n;
• 输入/输出口：inout[信号位宽-1:0] 端口名n;

注：I/O说明也可以写在端口声明语句中：

module module_name(input port1,input port2,…output port1,output port2…);

内部信号说明
在模块中用到的和与端口有关的wire