《夏宇闻 Verilog数字系统设计教程》读书笔记chapter V——条件语句、循环语句、块语句与生成语句

最新推荐文章于 2023-09-23 22:33:50 发布

奋进的小小

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分类专栏：读书笔记文章标签： verilog FPGA Verilog 夏宇闻

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本文是《夏宇闻 Verilog 数字系统设计教程》的读书笔记，重点介绍了条件语句（包括if, else, case）的用法，循环语句（forever, repeat, while, for）的执行机制，以及顺序块和并行块的特点，强调了在Verilog设计中避免竞争条件和合理使用块语句的重要性。" 106953226,7242376,腾讯TAD Sim 2.0：数据+游戏技术驱动的自动驾驶仿真新航程,"['自动驾驶', '仿真测试', '游戏引擎', '腾讯', 'TAD Sim']

摘要由CSDN通过智能技术生成

5.1 条件语句（if_else语句）

if 语句的三种形式

示例↓

if(a>b)
	out=int1;

示例↓

if(a>b)
	out1=int1;
else
	out1=int2;

示例↓

if(表达式1)
	语句1；
else if(表达式1)  语句2；
else if　　       语句3；
else　　　　　　　　语句n;

说明

条件语句必须在过程块语句中使用，过程块是指由initial和always引导的begin-end块，模块外的其他地方都不能编写。示例↓

always@(some_event)
	begin
		if(a>b) out1=int1;
		else if(a==b) out=int2;
		else out1=int3;
	end

if后边一般为逻辑表达式或关系表达式，若为0,x,z，按F处理。若为1，按T处理。
应当注意if与else的配对关系，else总是与它上面的最近的if配对。如果if与else的数目不一样，可以用begin_end块语句来确定配对关系。

5.2 case语句

case语句是一种多分支选择语句，一般形式如下：

case/casez/casex(控制表达式)　　　case(分支项)　　　　endcase

case(分支项)的一般格式如下：

分支表达式：　　　　  语句；
默认项(default项)：  语句;

说明

控制表达式表示为控制信号的某些位，分支表达式（常量表达式）用这些控制信号的具体状态值来表示。
default项可有可无，一个case语句里只能有一个default项，case语句可以嵌套使用。
执行完case分支后的语句，则跳出case语句结构，终止case语句的执行。
只有当信号的对应位的值能明确进行比较时才能比较成功，因此要注意详细说明case分支表达式的值。
case语句所有表达式值的位宽必须相等，这样控制表达式和分支表达式才能进行对应位的比较。
casez用来处理不考虑高阻值z的比较过程，casex语句不考虑高阻值z和不定值。这样，在case语句表达式进行比较时，就可以灵活地设置对信号的某些位进行比较。
在用到if语句时写上