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前尘往事,莫再提及。
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FPGA突发模式读写DS1302并发送到串口显示
FPGA:EP4CE30E22C8N实时时钟:DS1302实现功能:按键1按下一次,以突发模式写入一次初始化日期和时间。按键2按下一次,突发读取一次DS1302中的日期和时间,并通过串口发送到上位机串口助手显示。Verilog代码主要分为4个模块,RTL图如下和模块例化如下,主要包含DS1302模块,按键控制模块,串口通讯模块和DS1302数据向串口模块间的数据准备。//----------------------------------------------------------------原创 2020-12-24 15:32:35 · 1198 阅读 · 2 评论 -
用FPGA实现正负数开方、平方、乘法、除法、取余等数学运算并signaltap硬件仿真成功
用FPGA实现正负数开方、平方、乘法、除法、取余等数学运算并signaltap硬件仿真成功主要通过软件可以综合的数学运算和IP核实现一、先定义了参数,有正有负。matlab计算结果是35,Signaltap计算结果也是35二、数学公式如下:计算方案:参数设置:S_x_110000 = 0.099110000=991S_y_110000 = -0.107610000=-1076S_z_1 10000= -0.223110000=-2231S_x_2 10000= 0.115010000=11原创 2020-11-09 16:17:45 · 3125 阅读 · 0 评论 -
基于RTL8211E的千兆以太网收发verilog程序(已经硬件验证,初学=语法注释较多)
软件平台quartus 13.1硬件芯片 Atera,Cyclone IV EP4CE30F23C8千兆PHY芯片:RTL8211E话不多数,直接附上部分源码,有需要的点击链接下载:原创 2020-11-08 20:44:04 · 3168 阅读 · 7 评论 -
FPGA仿锆石代码风格组合电路时序电路严格分开之(一)8通道16位AD采集
硬件介绍:FPGA采用的是黑金的AX530,AD采集模块采用的是AN706(八通道十六位)。实现功能:AD采集到8通道十六位的电压数据,然后经过串口发送到串口助手显示各个通道的实时电压数据。程序源码介绍:顶层模块包含AD采集模块(AD_RX_module),AD数据转换模块(AD_Volt),AD数据到串口数据转换模块(AD_to_Uart),串口发送模块(Uart_tx_Module)。以下将分模块介绍:1、顶层程序AD_8C_16B:没有什么要说的,就是把底层模块中出现的输入输出脚连接起来。原创 2020-07-24 09:41:00 · 1122 阅读 · 0 评论