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Verilog
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Verilog HDL(简称 Verilog )是一种硬件描述语言,用于数字电路的系统设计。
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Verilog——入门进程学习(四)
简单的Verilog HDL模块Verilog的编程模块结构module/endmoduleinput(输入)/output(输出)数据类型wire/regalways/ initialif与begin/end的关系assignVerilog的编程模块结构 module 模块名(端口1, 端口2, 端口3) //内容: //I/O说明: input 端口名; output 端口名; //内部信号: reg [width原创 2021-03-08 15:14:59 · 2129 阅读 · 4 评论 -
Verilog——入门进程学习(三)
运算符与表达式算术运算符:Verilog HDL语言的运算符范围很广,其运算符按其功能可分为以下几类:算术运算符(+,-,*,/,%)赋值运算符(=,<=)关系运算符(>,<,>=,<=)逻辑运算符(&&,||,!)条件运算符(?????位运算符(,|,^,&,^)移位运算符(<<,>>)拼接运算符({ })其它在Verilog HDL语言中运算符所带的操作数是不同的原创 2021-03-07 14:39:16 · 3118 阅读 · 1 评论 -
Verilog——入门进程学习(二)
Verilog@TOC欢迎使用Markdown编辑器你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章,了解一下Markdown的基本语法知识。新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持,除了标准的Markdown编辑器功能,我们增加了如下几点新功能,帮助你用它写博客:全新的界面设计 ,将会带来全新的写作体验;在创作中心设置你喜爱的代码高亮样式,Markdown 将代码片显示选择的高亮样式原创 2021-02-28 14:04:57 · 2737 阅读 · 1 评论 -
Verilog——入门进程学习(一)
数字电路设计方法:对于数字电路设计从上至下可分为大概以下几个层次:算法级设计:利用高级语言及一些系统分析工具对设计从系统方面的算法级方式进行描述,其不需要包含时序信息。 RTL(逻辑)设计:用数据流在寄存器间传输的模式来对设计进行描述。 门级:使用与、或、非们等门级之间的连接来对设计进行描述。 开关级:使用晶体管和寄存器及他们之间的连线关系来对设计进行描述。算法级是高级的建模,一般旨在对特大型设计或有较复杂的算法时使用,特备是通讯方面的一些系统,通过算法级的建模来保证设计的系统性能。在...原创 2021-02-28 10:48:04 · 424 阅读 · 1 评论