Cadence 使用 Integrity 3D-IC 平台实现多小芯片设计

Cadence Design Systems 推出了新的集成 3D 设计规划、实施和系统分析平台，以支持异构多芯片 3D 堆叠设计。

其 Cadence Integrity 3D-IC 平台解决了设计人员在创建超大规模计算、消费、5G 通信、移动和汽车应用时使用 3D 芯片堆叠等先进封装技术所带来的新挑战。

新平台提供了一个统一的驾驶舱，可帮助系统级设计人员规划、实施和分析具有各种封装样式的任何类型的堆叠芯片系统，以提供完整的系统视图以及执行系统驱动的性能优化、功率和面积 (PPA)，用于小芯片以及用于 3D-IC 应用的中介层、封装和印刷电路板的协同设计。与使用脱节的逐个芯片实现方法的设计相比，它允许芯片设计人员实现更高的生产力。它提供系统规划、集成电热、静态时序分析 (STA) 和物理验证流程，可实现更快、高质量的 3D 设计收敛。

它还结合了 3D 探索流程，利用 2D 设计网表根据用户输入创建多个 3D 堆叠场景，自动选择最佳的最终 3D 堆叠配置。该平台数据库支持所有 3D 设计类型，让工程师可以同时在多个工艺节点创建设计，并与封装设计团队和使用 Cadence Allegro 封装技术的外包半导体组装和测试 (OSAT) 公司进行无缝协同设计。
在与 Embedded.com 的简报中，Cadence 产品管理组总监 Vinay Patwardhan 表示：“我们接触的大多数客户都是探索 3D 封装 IC 的超大规模公司。挑战在于移动数据的需求很大，但在先进的工艺节点中，我们正在达到物理晶体管尺寸的限制。” 因此，他说进入第三维或 3D 是解决这个问题的一个很好的解决方案，因为它提供更短的电线，使用更少的功率，具有更小的外形和更好的产量，而且它可以满足更高的性能和带宽要求。

然而，3D 芯片设计面临的挑战是芯片放置和凸点规划、SoC 和封装团队在孤岛中工作等问题，并且没有单一的数据库来