基于System verilog的同步FIFO实现(二)

上一篇博客基于System verilog的同步FIFO实现(一)
通过设置一个计数器，来判断FIFO的空或满状态，该方法由于多设置了一个计数器,因此会产生额外的资源，当fifo比较大时，会降低fifo最终可以达到的速度。本文则通过另一种方式生成full与empty信号:比较读指针和写指针。
判断方法:
1.当FIFO复位之后，读指针和写指针的都指向第0个位置，此时FIFO为空；
2.当写指针绕了一圈又追上读指针后，即wr_ptr=rd_ptr，此时FIFO为满;
3.当读指针也绕了一圈追上写指针后，即wr_ptr=rd_ptr，此时FIFO为空。
鉴于上述判断方法，为了区分到底是满状态还是空状态，可以采用以下方法进行电路的设计：
在指针中添加一个额外的位(extra bit)，当写指针增加并越过最后一个FIFO地址时，就将写指针这个未用的MSB加1，其它位回零。对读指针也进行同样的操作。此时，对于深度为$2^n$的FIFO，需要的读/写指针位宽为$(n+1)$位，如对于深度为8的FIFO，需要采用4bit的计数器，MSB作为折回标志位，而低3位作为地址指针。
如果两个指针的MSB不同，说明写指针比读指针多折回了一次,FIFO为满。
如果两个指针的MSB相同，则说明两个指针折回的次数相等。其余位相等，说明FIFO为空。
代码如下:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/22 00:05:11
// Design Name: 
// Module Name: sync_fifo
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module sync_fifo
#(parameter DATA_WIDTH = 32,
  parameter FIFO_DEPTH = 32)
(
input logic clk,
input logic rst,
input logic wr_en,
input logic [DATA_WIDTH-1:0] wdata,
input logic rd_en,
output logic [DATA_WIDTH-1:0] rdata,
output logic full,
output logic empty
    );
logic [$clog2(FIFO_DEPTH)-1:0] wr_ptr;                  //指向下一个要写的地址
logic [$clog2(FIFO_DEPTH)-1:0] rd_ptr;                  //指向下一个要读的地址
logic [$clog2(FIFO_DEPTH):0] wr_addr;                   //最高位用来标记空满
logic [$clog2(FIFO_DEPTH):0] rd_addr;                   //最高位用来标记空满
//
assign wr_ptr=wr_addr[$clog2(FIFO_DEPTH)-1:0];
assign rd_ptr=rd_addr[$clog2(FIFO_DEPTH)-1:0];
//
logic [DATA_WIDTH-1:0] FIFO [0:FIFO_DEPTH-1];
//wr_addr
always_ff@(posedge clk,posedge rst)
if(rst)
    wr_addr<=0;                                    //复位时写指针为0
else if(wr_en&&~full)                             //写使能信号有效且fifo未满
    wr_addr<=wr_addr+1;
//rd_addr
always_ff@(posedge clk,posedge rst)
if(rst)
    rd_addr<=0;
else if(rd_en&&~empty)                            //写使能信号有效且FIFO非空
    rd_addr<=rd_addr+1;
//flag
assign full=(rd_addr=={~wr_addr[$clog2(FIFO_DEPTH)],wr_ptr})?1'b1:1'b0;
assign empty=(rd_addr==wr_addr)?1'b1:1'b0;
//write
always_ff@(posedge clk)
if(wr_en&&~full)
    FIFO[wr_ptr]<=wdata;
//read
always_ff@(posedge clk,posedge rst)          //rd_en拉高后的下一个周期读出
if(rst)
    rdata<=0;
else if(rd_en&&~empty)
    rdata<=FIFO[rd_ptr];
endmodule

测试平台如下，error信号为高说明fifo出错：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/22 00:27:44
// Design Name: 
// Module Name: test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module test;
parameter DATA_WIDTH = 32;
parameter FIFO_DEPTH = 32;
logic wr_en_r;
logic rd_en_r;
logic clk;
logic rst;
logic wr_en;
logic rd_en;
logic [DATA_WIDTH-1:0] wdata;
logic [DATA_WIDTH-1:0] rdata;
logic empty;
logic full;
logic [DATA_WIDTH-1:0] ref_data;
logic rd_en_ff1;
logic error;
//ref_data
always_ff@(posedge clk,posedge rst)
if(rst)
    ref_data<=0;
else if(rd_en_ff1)
    ref_data<=ref_data+1;
//rd_en_ff1
always_ff@(posedge clk)
    rd_en_ff1<=rd_en;
//wr_en,rd_en
assign wr_en=(~full)?wr_en_r:1'b0;
assign rd_en=(~empty)?rd_en_r:1'b0;
//clk
initial begin
    clk=0;
    forever begin
        #5 clk=~clk;
    end
end
//rst
initial
begin
    rst=1;
    #20
    rst=0;
end
//wdata
always_ff@(posedge clk,posedge rst)
if(rst)
    wdata<=0;
else if(wr_en&&~full)                //每写入一个数据，加1
    wdata<=wdata+1;
//wr_en
always_ff@(posedge clk,posedge rst)
if(rst)
    wr_en_r<=0;
else if($random%100<80)               //有60%的几率写数据,衡量数据写入速率
    wr_en_r<=1'b1;
else
    wr_en_r<=1'b0;
//rd_en
always_ff@(posedge clk,posedge rst)
if(rst)
    rd_en_r<=0;
else if($random%100<40)                //有40%的几率读数据，衡量数据读出速率
    rd_en_r<=1'b1;
else 
    rd_en_r<=1'b0;
//check result
always_comb
if(rd_en_ff1&&ref_data!=rdata)
   error=1;
else
   error=0;

//inst
sync_fifo
#(
.DATA_WIDTH(32),
.FIFO_DEPTH(32)
)
U
(.*);
// input logic clk,
// input logic rst,
// input logic wr_en,
// input logic [DATA_WIDTH-1:0] wdata,
// input logic rd_en,
// output logic [DATA_WIDTH-1:0] rdata,
// output logic full,
// empty
endmodule

仿真波形如下图所示，可以看到error信号始终为低电平，说明设计无误。