4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；

内有小猪卖

已于 2023-01-03 23:53:34 修改

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分类专栏：数字ic设计文章标签： fpga开发

于 2023-01-02 11:16:55 首次发布

本文链接：https://blog.csdn.net/qq_40528849/article/details/128518579

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文章介绍了如何使用Verilog语言设计不同类型的时钟分频器，包括偶数分频、奇数分频（50%占空比）和任意小数分频。设计中涉及到了D触发器和计数器的概念，以及如何通过它们实现不同分频效果，包括2/4/8分频和7/5分频，并讨论了占空比的调整方法。

摘要由CSDN通过智能技术生成

题目来源于牛客网，完整工程源码：https://github.com/ningbo99128/verilog

VL37 偶数分频

题目介绍

请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器；注意rst为低电平复位。

信号示意图：

波形示意图：

输入描述：

输入信号 clk_in、rst
类型 wire

输出描述：

输出信号 clk_out2、clk_out4、clk_out8
类型 wire

思路分析

题目中说要使用D触发实现分频，我们在此基础上再写另一种实现方法。

1、d触发器实现

信号clk_out2在时钟信号clk_in上升沿时进行状态翻转，从而实现二分频。那么四分频、八分频原理类似，输出信号分别在时钟信号clk_out2、clk_out4的上升沿时进行状态翻转。

2、计数器实现

首先，定义一个3位宽的计数器信号cnt，然后使其在从clk_in上升沿时进行计数，计数范围为1-4。其次，二分频clk_out2、四分频clk_out4、八分频clk_out8等输出信号分别选择合适的计数值进行翻转，从而实现分频。例如，八分频clk_out8在cnt=1时进行翻转，四分频clk_out4在cnt=1和cnt=3时进行翻转，二分频clk_out2在cnt值为1、2、3、4时进行翻转。

代码实现

方法1：

//*************cnt实现***********//	
/*
reg [2:0] cnt;
reg clk_div2;
reg clk_div4;
reg clk_div8;

always @(posedge clk_in or negedge rst)begin
	if(!rst)
		cnt <= 3'b0;
	else if(cnt == 3'd4)
		cnt <= 3'b1;
	else	
		cnt <= cnt + 1'b1;
end

//可以合在一个always块里，也可以拆开写;
always @(posedge clk_in or negedge rst)begin
	
	//二分频
	if(!rst)
		clk_div2 <= 1'b0;
	else if(cnt == 3'd1 || cnt == 3'd2 || cnt == 3'd3 || cnt == 3'd4)
		clk_div2 <= ~clk_div2;
	else 
		clk_div2 <= clk_div2;

	//四分频
	if(!rst)
		clk_div4 <= 1'b0;
	else if(cnt == 3'd1 || cnt == 3'd3)
		clk_div4 <= ~clk_div4;
	else 
		clk_div4 <= clk_div4;

	//八分频
	if(!rst)
		clk_div8 <= 1'b0;
	else if(cnt == 3'd1)
		clk_div8 <= ~clk_div8;
	else 
		clk_div8 <= clk_div8;
end

assign clk_out2 = clk_div2;
assign clk_out4 = clk_div4;
assign clk_out8 = clk_div8;
*/
//*************cnt实现***********//

方法2：

//*************D触发器实现***********//

reg clk_div2;
reg clk_div4;
reg clk_div8;

always @(posedge clk_in or negedge rst)begin
	if(!rst)
		clk_div2 <= 1'b0;
	else
		clk_div2 <= ~clk_div2;
end

always @(posedge clk_out2 or negedge rst)begin
	if(!rst)
		clk_div4 <= 1'b0;
	else
		clk_div4 <= ~clk_div4;
end

always @(posedge clk_out4 or negedge rst)begin
	if(!rst)
		clk_div8 <= 1'b0;
	else
		clk_div8 <= ~clk_div8;
end

assign clk_out2 = clk_div2;
assign clk_out4 = clk_div4;
assign clk_out8 = clk_div8;

//*************D触发器实现***********//

仿真文件

仿真图：

VL40 奇数分频（占空比50%）

题目介绍

设计一个同时输出7分频的时钟分频器，占空比要求为50%，注意rst为低电平复位；

信号示意图：

波形示意图：

输入描述：

输入信号 clk_in rst
类型 wire

输出描述：

输出信号 clk_out7
类型 wire

思路分析

实现7分频且占空比为50%，也就是高低电平分别为3.5个时钟周期。可以用2个7分频计数器（计数时钟沿一个是posedge，一个是negedge）来产生2个信号（高电平为3个clk、低电平为4个clk），然后对2个相位差半个时钟周期的信号进行或运算实现占空比为50%的7分频输出信号。

代码实现

利用2个7分频计数器实现；一个是上升沿跳变，一个是下降沿跳变。

注：

问：关于为啥这两个计数器的技术状态是1、2、3、4、5、6、7；而不是0、1、2、3、4、5、6？

答：是因为复位时，计数器的初始状态为0，已经占据一个0状态。严格来说，不应该再用这个状态了。平时这两种用法都可以，但是牛客网的判定是0-6状态有错误，所以本文在这里用1-7状态。

module odo_div_or(
    input    wire  rst ,
    input    wire  clk_in,
    output   wire  clk_out7
  );

//*************code***********//	

reg [2:0] 	cnt_pose;
reg [2:0] 	cnt_nege;
reg 		div_pose3;
reg 		div_nege3;

//计数器
always @(posedge clk_in or negedge rst)begin
	if(!rst)
		cnt_pose <= 1'b0;
	else if(cnt_pose == 3'd7)
		cnt_pose <= 1'b1;
	else
		cnt_pose <= cnt_pose + 1'b1;
end

always @(negedge clk_in or negedge rst)begin
	if(!rst)
		cnt_nege <= 1'b0;
	else if(cnt_nege == 3'd7)
		cnt_nege <= 1'b1;
	else
		cnt_nege <= cnt_nege + 1'b1;
end

//3分频（上升沿跳变）
always @(posedge clk_in or negedge rst)begin
	if(!rst)
		div_pose3 <= 1'b0;
	else if(cnt_pose == 3'd3 || cnt_pose == 3'd6)
		div_pose3 <= ~div_pose3;
	else
		div_pose3 <= div_pose3;
end

//3分频（下降沿跳变）
always @(negedge clk_in or negedge rst)begin
	if(!rst)
		div_nege3 <= 1'b0;
	else if(cnt_nege == 3'd3 || cnt_nege == 3'd6)
		div_nege3 <= ~div_nege3;
	else
		div_nege3 <= div_nege3;
end

assign clk_out7 = div_pose3 | div_nege3;

//*************code***********//		
endmodule

仿真文件

仿真图：

VL42 奇数分频（任意无占空比）

题目介绍

请设计一个同时输出5分频的时钟分频器，本题对占空比没有要求；

注意rst为低电平复位

信号示意图：

波形示意图：图放的是50%占空比的。

输入描述：

输入信号 clk_in rst
类型 wire

输出描述：

输出信号 clk_out5
类型 wire

思路分析

这道题比占空比50%的奇数分频要简单很多，而且答案并不唯一。不过Testbench只限定了一种分频结果，实测高3低2会出错。并且题目要求同时输出，也就是说输入拉高时输出也要拉高，思路是设置一个计数器cnt，计数范围0-4，每个clk_in周期加1。所以在计数器为0时就开始翻转，以及在2时也进行翻转

代码实现

reg [2:0] 	cnt_pose;
reg 		div_pose3;

//计数器
always @(posedge clk_in or negedge rst)begin
	if(!rst)
		cnt_pose <= 1'b0;
	else if(cnt_pose == 3'd4)
		cnt_pose <= 1'b0;
	else
		cnt_pose <= cnt_pose + 1'b1;
end


//高电平3个 低电平2个牛客网才判定正确，所以为了过关，只能这样了。
always @(posedge clk_in or negedge rst)begin
	if(!rst)
		div_pose3 <= 1'b0;
	else if(cnt_pose == 3'd2 || cnt_pose == 3'd0)
		div_pose3 <= ~div_pose3;
	else
		div_pose3 <= div_pose3;
end

assign clk_out5 = div_pose3;

仿真文件

VL41 任意小数分频（较难）

题目介绍

请设计一个可以实现任意小数分频的时钟分频器，比如说8.7分频的时钟信号；

注意rst为低电平复位

提示：其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。设小数为nn，此处以8.7倍分频的时钟周期为例。首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的nn倍，也无法实现占空比为1/2，因此，考虑小数分频，其实现方式应当为53个clkout时钟周期是10个clkin时钟周期的8.7倍。

信号示意图：

波形示意图：

输入描述：

输入信号 clk_in rst
类型 wire

输出描述：

输出信号 clk_out
类型 wire

思路分析

“Leonico”大佬写的很好，就直接引用了。牛客网的讲解链接：任意小数分频_牛客题霸_牛客网

代码实现

（2023-01-03 23:36）真的忍不了，再吐槽一下牛客网，题目判定太片面，即使最终结果对了系统也判定错误。最初的代码是0123为高电平，4567为低电平，想着占空比50%看着舒服点，反正不影响小数分频的结果，看着系统报错和输出波形，改了2个小时代码，先是自己用vivado仿真，仿真结果对着，但是系统还是判定错误，最后看别人的代码，发现也没啥不太一样的，咋回事呢。最后终于找到原因，如下图红框：必须要控制电平翻转的计数器数值一模一样，3不行，必须是4才行；例如8分频的信号，只有01234为高电平，567为低电平才行，太坑爹了。那这样以后写代码全靠运气，看某些数值是不是与出题人恰巧碰上？

module div_M_N(
 input  wire clk_in,
 input  wire rst,
 output wire clk_out
);
parameter M_N = 8'd87; 
parameter c89 = 8'd24; // 8/9时钟切换点
parameter div_e = 5'd8; //偶数周期   3*8=24
parameter div_o = 5'd9; //奇数周期	 7*9=63

//*************code***********//
reg [2:0] 	cnt_8;//8分频计数
reg [3:0] 	cnt_9;//9分频计数
reg [7:0] 	cnt_87;//87个clk计数
reg 		clk_out_r;

assign clk_out = clk_out_r;

/*************总计数器******************/
always @(posedge clk_in or negedge rst)begin
	if(!rst)
		cnt_87 <= 1'b0;
	else if(cnt_87 == M_N-1'b1) //87
		cnt_87 <= 1'b0;
	else
		cnt_87 <= cnt_87 + 1'b1;
end

/*************8分频计数器******************/
always @(posedge clk_in or negedge rst)begin
	if(!rst)
		cnt_8 <= 3'b0;
	else if(cnt_8 == div_e-1'b1 || (cnt_87 > c89-1'b1))	
		cnt_8 <= 3'b0;
	else
		cnt_8 <= cnt_8 + 1'b1;
end

/*************9分频计数器******************/
always @(posedge clk_in or negedge rst)begin
	if(!rst)
		cnt_9 <= 4'b0;
	else if(cnt_9 == div_o-1'b1 || (cnt_87 <= c89-1'b1))
		cnt_9 <= 4'b0;
	else
		cnt_9 <= cnt_9 + 1'b1;
end


always @(posedge clk_in or negedge rst)begin
	if(!rst)
		clk_out_r <= 1'b0;
	else if(cnt_87 <= c89)begin		//8分频	
		if(cnt_8 == 3'd0 || cnt_8 == (div_e >> 1))
			clk_out_r <= ~clk_out_r;
		else
			clk_out_r <= clk_out_r;
		end
	else begin						//9分频	
		if(cnt_9 == 4'd0 || cnt_9 == (div_o >> 1))	//在0和4的时候翻转
			clk_out_r <= ~clk_out_r;
		else
			clk_out_r <= clk_out_r;
		end
end

//*************code***********//
endmodule

波形图：