verilog时钟分频设计

最新推荐文章于 2023-04-12 23:38:28 发布

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原文链接：http://www.cnblogs.com/mingmingruyue99/p/7202000.html

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本文介绍了Verilog中时钟分频的设计方法，包括偶分频、奇分频和半分频。通过实例展示了如何计算分频系数和计数器值，以及相应的Verilog代码实现。对于半分频，文章探讨了设计难点和仿真中的调整，指出这种设计可能需要根据工具和开发板进行调整，建议在实际应用中考虑使用PLL实现。

摘要由CSDN通过智能技术生成

1.偶分频模块设计

偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。

M = 时钟输入频率 / 时钟输出频率

N = M / 2

如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。

以M=4，N=2为例，我们希望得到的输出时钟时序如下：

因此只需要将counter以clk_in为时钟驱动计数，当counter = (N-1)时，clk_out翻转即可。

verilog代码如下，其中WIDTH为(N的位宽-1)：

module time_adv_even #(
parameter N = 2,
	WIDTH = 7
)
(
    input clk,
    input rst,
    output reg clk_out
    );

reg [WIDTH:0]counter;
always @(posedge clk or posedge rst) begin
	if (rst) begin
		// reset
		counter <= 0;
	end
	else if (counter == N-1) begin
		counter <= 0;
	end
	else begin
		counter <= counter + 1;
	end
end

always @(posedge clk or posedge rst) begin
	if (rst) begin
		// reset
		clk_out <= 0;
	end
	else if (counter == N-1) begin
		clk_out <= !clk_out;
	end
end

endmodule

testbench测试8分频即N=4，ISE仿真结果如下：