【SystemVerilog 之 接口】~ Interface

已于 2022-07-09 13:58:21 修改
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分类专栏： IC设计/验证、FPGA 文章标签： 集成测试 fpga开发
于 2022-06-10 19:23:10 首次发布
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本章目录：

1. 接口 interface

1.1 什么是接口？

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1.2 为什么要用接口呢（优势）？

答 ： 接口 可以带来很多便利，就好像Java中的对象一样，只需要定义一次，需要的时候拿来做例化就可以了。不用接口也可以，但如果我们的需求发生改变，那我们要改的东西那可就太多了，不利于维护。
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1.3 举例说明

比如我们需要测试一下 Arbiter 这个模块。
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用接口实现：
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1.4 接口的定义与使用

在这里插入图片描述

1.4.1 练习

  1. 哪些语句可以在interface中定义呢？
    答：参数、输入输出端口、函数和任务、过程语句块。

  2. module中90%以上在interface中都适用，那差别在哪呢？
    答：module中可以例化module和interface，但是interface中只能例化interface，不能例化module。

希望我可以坚持下去，不断学习！如果觉得有用，希望关注点赞评论，不迷路！！！

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参考文献

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