system verilog
文章平均质量分 71
keep_moving_2023
这个作者很懒,什么都没留下…
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sv 功能覆盖率
覆盖率常见编写;原创 2023-01-03 16:54:31 · 421 阅读 · 0 评论 -
SV之随机化
1、 约束表达式的求解是由SV的约束求解器完成,满足约束的值是由**伪随机数发生器(PRNG)**从一个初始值(seed)产生,只要改变种子的值,就可改变随机的行为。2 不同仿真工具对于同一个约束类和种子值求解出的数值可能不同3 SV只能随机化2值数据类型,也就是不能随机出X值和Z值,也无法随机化字符串(logic也只能随机出0和1)4 注意定义变量位宽对约束的影响,比如 bit [2:0] month ,只能在0~7中选SV基础知识4----随机化和约束_持续学习_ing的博客-CSDN博客_sv原创 2022-05-05 19:32:51 · 1075 阅读 · 0 评论 -
XX-工程积累-SS
XSCH的sequence的实现架构:一共是2层;L1层seq的body:create或new L2层的seq; fork join里面调用2个task(get_tr_from_slave_port和send_rsp) get_tr_from_slave_port:主要是在while(1)线程里从slave_port获取DUT发出的req,push_back到一个队列xx_queue里(由L1seq声明的) send_rsp:基于for+fork;会产生多个线程根据req_tr让L2 ...原创 2022-04-10 15:56:27 · 332 阅读 · 0 评论 -
system verilog之数据结构
1、结构体和联合体(参考黄皮书)联合体:只存储一个元素,这个元素是不同的数据类型;其本质是提供了一种允许多种方式方式来使用同一块存储空间。典型应用:一个值可能是有符号或没符号的,但每次只使用其中一种。typedef union{ // 使用了typedef来定义的这种方式,叫自定义联合体;否则就是匿名联合体 int i ; int unsigned u_i;} data_t每一次读联合体的成员与上一次存储联合体的成员,必须相同,否则会报错。结构原创 2022-02-16 09:20:23 · 555 阅读 · 0 评论 -
system verilog 宏
1、在双引号里面不能直接使用宏;“`xx_define”:这种是会被视为文本,不会把宏的文本替换过来?`“`xx_define ` ”:要采用这种形式;(参考黄皮书P30)原创 2022-02-11 08:52:28 · 1742 阅读 · 0 评论 -
system verilog(降龙十八掌)
第一式:开启多个线程initial begin 语句1; #10; fork 语句2; 语句3; join_none 语句4; 语句5;end// #0 语句1// #10 语句2,语句3,语句4并发执行// #10 语句4执行完之后才执行语句5。4执行完之后,即使2,3没执行完,也会接着执行5,因为fork块内语句与之后的语句是并行的,不会阻塞之后的语句// 来源:https://www.dazhuanlan.com/ida原创 2022-01-09 10:44:50 · 766 阅读 · 0 评论 -
SV工程杂记
1、创建多个并行的线程:参考绿皮书P186 例子7.11原创 2022-01-05 17:53:04 · 59 阅读 · 0 评论 -
system verilog 工程杂记
子类和父类的方法调用问题:(参考绿皮书P227)B extend A;A和B都有方法 fun,且fun前面都有virtual修饰:此时根据句柄指向的对象类型来决定调度谁的fun;如果fun前面没有virtual修饰:则会根据句柄类来决定调用谁的fun,而不是对象类型;......原创 2021-12-17 10:38:22 · 2916 阅读 · 0 评论 -
各种相关资源
各种网络报文的SV编码激励(基于UVM)GitHub - sach/System-Verilog-Packet-Library: System-Veilog Packet Library to configure, randomize, pack/unpack, copy, compare/display different headershttps://github.com/sach/System-Verilog-Packet-Library原创 2021-11-13 20:37:25 · 4 阅读 · 0 评论 -
system verilog 的五大数据结构
module : 属于硬件范围,默认存储类型:static;interface:属于硬件范围,默认存储类型:static;program:属于软件范围,默认存储类型:static(不太确认);class:属于软件范围,默认存储类型:automatic;package:属于软件范围,默认存储类型:automatic;(需要进一步确人)...原创 2021-07-05 11:27:51 · 335 阅读 · 0 评论 -
PSL与SVA断言对比(来源:转载)
说实话,我也只是简单的用过SVA,PSL只是刚工作的时候公司培训过。具体的区别还真没有什么概念,只是近来大家对SVA提及的比较多,下面是网上搜来的,应该是最官方的声明了发表于2005电子工程专辑 为什么有两种标准声明语言——特性规范语言(PSL)和SystemVerilog(SVA)?如何比较这两种语言?飞思卡尔半导体公司首席科学家John Havlicek日前在设计验证研讨会(DVCon)的演讲中提出了他的看法。 他指出:“有两个标准语言的主要原因是有两个委员会。”但他承认,这两个委员会...转载 2021-07-02 14:59:49 · 994 阅读 · 0 评论 -
system verilog 笔记(摘抄于网络)
接口的作用对各个模块做清晰有序的连接,同时将DUT和testch隔离开来,提高环境的复用性。需要注意的是:接口中的信号应该定义为四值逻辑,这样是为了防止接口与DUT相连时,X与Z的信号丢失。接口还可以使用modport进一步确立不同对象对信号的连接方向。program的使用一般将设计部分放在module中,而将测试采样的部分放在program中。因此,program可以认为是软件的区域。所以always,module,interface等不应该出现在program中。2.program驱动外部的原创 2021-05-24 17:28:17 · 528 阅读 · 0 评论