FPGA学习——使用Quartus II+VHDL编写数据选择器和奇偶统计校验器并进行波形仿真

最新推荐文章于 2022-03-15 20:06:22 发布

core_lee

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分类专栏： FPGA 文章标签： FPGA Quartus VHDL 数据选择器奇偶统计器

本文链接：https://blog.csdn.net/qq_40730335/article/details/101381798

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本文介绍了如何使用VHDL在Quartus II上实现数据选择器和0/1奇偶统计器。数据选择器通过地址输入s0和s1从四个数据输入a、b、c、d中选择一个传送到输出端y。接着，详细讲解了奇偶统计器的原理，利用异或运算统计8位二进制数据中1的数量，判断是奇数还是偶数。通过仿真验证了设计的正确性，强调了这些基本操作对于FPGA初学者的价值。

摘要由CSDN通过智能技术生成

数据选择器

先大致说一下入门时老师会让编写的数据选择器的原理：

数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器

用图来解释更直观：
在这里插入图片描述

接下来，我们也来做一个用VHDL编写的四选一的选择器，并在Quartus来仿真波形检验

首先新建工程和VHDL就不再赘述。
开头代码如下：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;---以上，设计库和程序包调用

接着进行VHDL描述：

ENTITY xuanzeqi IS     --VHDL描述起
	PORT (a,b,c,d:IN STD_LOGIC;
			  s0,s1:IN STD_LOGIC;
					y:OUT STD_LOGIC); --电路模块端口说明和定义
END ENTITY xuanzeqi;      --VHDL描述实体结束

可以看到我们的a、b、c、d是四个数据输入端，y为输出端，s0、s1是地址输入端。
这样就可以利用指定s1、s0的代码，能够从a、b、c、d这四个输入数据中选出任何一个并送到输出端y。