仿真上一讲:3-2程序
always @ (a or b or c or d or s1 or s2) # always引导顺序语句
begin: MUX41 // 块语句
case() // 条件语句
2'b00: y <=a ;
2'b01: y <=b ;
2'b10: y <=c ;
2'b11: y <=d ;
defualt: y <=a ;
endcase
end
endmodule
quartus II 仿真:
1
file-> verilog HDL file
输入代码
module MUX41a(a,b,c,d,s1,s0,y);
input a,b,c,d;
input s1, s0;
output y;
reg y;
always @(a or b or c or d or s1 or s0)
begin : MUX41
case({s1,s0})
2'b00 : y<=a;
2'b01 : y<=b;
2'b10 : y<=c;
2'b11 : y<=d;
default : y<=a;
endcase
end
endmodule
2
file-save
保存(英文路径: edu/MUX41a)
命名为MUX41a
3
是否创建新项目
PS: 我的没有弹出来,后年的都没有,我猜测是因为我是在一个项目里面打开的 ?=?
(我通过重新打开这个进入了下面界面)
next
当然我要找自己对应型号
=>这个是我的型号
next
finish=>这个是我的情况(视频是13版本我的是9.0版本不同)
4
开始编译
编译成功
5
file-> new -> university program VWF
ps:这里我没有, 于是试用了下面的,但是发现并没有节点 no node
edit - > insert -> insert node or bus ...
PS: 因为现在我不在那个目录下,进行上面步骤3,关了软件从新打开,就会下面MU41a的节点选项
结果
设置终止时间
10us