【原创】流水线处理对比实例

最新推荐文章于 2025-04-08 23:13:50 发布

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#fpga/cpld #verilog #时序模型

本文通过Vivado展示了纯8输入与门的组合逻辑链及两级流水线处理后的静态时序分析。在原始设计中，2GHz工作频率下存在setup时序违例，而引入流水线技术后，通过在每个与门后插入触发器，成功解决了这一问题，提高了电路的最大工作频率，验证了流水线技术对提升电路性能的有效性。

一、引言

本文以8输入与门为例，展示在 Vivado 下对 纯8输入与门的组合逻辑链 和 两级流水线处理后的8输入与门 的静态时序分析(STA)报告，来直观地体现流水线技术在数字设计中的重要性。

二、纯8输入与门组合逻辑链

Verilog代码如下：

`timescale 1ns / 1ns

module test (
	input 	clk  ,    		// Clock
	input 	rst_n,  		// Asynchronous reset active low

	input	a	 ,
	input	b	 ,
	input	c	 ,
	input	d	 ,
	input	e	 ,
	input	f	 ,
	input	g	 ,
	input	h	 ,

	output reg out  
);

reg  a_ff;
reg  b_ff;
reg  c_ff;
reg  d_ff;
reg  e_ff;
reg  f_ff;
reg  g_ff;
reg  h_ff;


// 源寄存器
always@(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        a_ff <= 1'b0;
        b_ff <= 1'b0;
        c_ff <= 1'b0;
        d_ff <= 1'b0;
        e_ff <= 1'b0;
        f_ff <= 1'b0;
        g_ff <= 1'b0;
        h_ff <= 1'b0;
    end
    else begin
    	a_ff <= a;
        b_ff <= b;
        c_ff <= c;
        d_ff <= d;
        e_ff <= e;
        f_ff <= f;