12 添加bus总线&&13 添加差分属性&&14 footprint的处理&&15 DRC检查工具介绍&&16 PDF与BOM输出&&17 输出各类PCB网表&&18 输出网表的错误解析

第一部分 12 添加bus总线

一、简介

总线和网络标签的作用类似，总线不是不必要的，需要用总线的地方，使用网络标号也可以。
但是使用总线的方式有一定的好处：
1 可将信号分类，信号流向更直观。
2 信号线较多时，先放置总线，再放置网络标签更便捷。

二、总线说明

总线是具有相同电气属性的一组导线。
在具有相同电气属性导线数目较多的情况下，可以采用总线的方式。
放置总线的步骤：
1 place中放置总线，并命名。
2 放置总线入口bus entry
3 放置网络标签(更快捷)

给总线命名就是给总线放置一个网络标号。
按快捷键N，给总线放置网络标号。
然后命名，命名规则是：
1 总线名字不能以数字结尾。
2 名字格式必须是名字加[]，如BUS[0:15]，BUS[0-15]，BUS[0…15]。三个连续的点。
3 []前后不能有空格

第二部分 13 添加差分属性

在原理图中为差分线添加差分属性，这样导入到PCB中就是差分线。

tools下，有创建差分属性的选项。

若不在原理图中创建差分对，在PCB设计时，也可以在PCB editor中创建差分对。

单端信号，是一根导线与地之间的电位差表示信号，但是信号的发送和接收端地的电位可能有一点差别，导致信号抗干扰能力差。
差分信号，是两根线之间的电位差表示信号，抗干扰能力更强，两根线上都传输信号，幅值相等，相位相反。但是差分信号仍是以地作为回流路径。干扰噪声一般会等值、同时地被加载到两根信号线上，而其差值为0，即，噪声对信号的逻辑意义不产生影响。
差分布线时，等长更重要。耦合是为了抗干扰，如果不耦合，对两根差分信号充分的屏蔽，也能起到抗干扰的作用。

第三部分 14 footprint的处理

capture与AD不一样。
AD设计原理图时有封装管理器，可以在设计完原理图之后统一管理各元器件的封装。
capture在设计元器件库的时候，需要指定一个封装名。
该封装名应该对应PCB封装库的一个封装。
这样就完成了元器件与封装的一一对应，设计完原理图后，就可以导入到PCB中。
若封装不存在，或者不对应，检查原理图DRC时，就会报封装miss的错误。
当然，设计元器件库的时候，也可以不指定封装，这样就需要在设计完原理图后，单独双击每个元器件，为元器件指定封装，但是器件较多时，很麻烦，不如一开始就给元器件指定好封装。

第四部分 15 DRC检查工具介绍

capture软件上方选项卡PCB->Design Rules Check(DRC)

原理图存放路径不能有中文，否则运行DRC会报错。

第五部分 16 PDF与BOM输出

一、输出原理图PDF的两种方式
1 file->export 软件自带的输出 需安装插件 输出文件更具体
2 file->print 打印到PDF 常规的PDF.

使用Export，需要安装插件

如果该插件在电脑里已经安装，指向该路径。
如果电脑未安装，点击网址下载，再安装。
安装后

输出的格式为PS，可用adobe专业版打开。

print就是常规的PDF打印输出。
输出文件不能搜索，没有元器件分类。

二、BOM输出
tools -> bill of materials（BOM）

第六部分 17 输出各类PCB网表

orcad capture是绘制原理图、原理图仿真的工具。
orcad capture可以导出AD的网表，可以导出allegro的网表，可以导出pads的网表。都是可以兼容的。
但是一般，orcad capture是搭配PCB editor中的allegro进行使用。

tools -> creat netlist
选择输出第一方网表。

输出的网表是.dat文件

选择输出第三方网表。
输出第三方网表时，allegro不能主动识别点，井号等字符，需进行设置。

第七部分 18 输出网表的错误解析

DRC没问题，输出网表一般没啥问题。
第一方网表常见错误解析：

元器件Part中，不允许pin number重复。
但是电源类Power允许重复。
possive不允许重复。
IC引脚中存在多个NC时，应用NC1，NC2等加以区分。

出现错误时，点击netlist.log查看错误，并修改。
修改一次后，在进行生成网表，可能再次出现错误。
出现错误就修改，直至没有错误，可正常输出网表。

成功输出网表。