Makefile书写笔记

重复性的命令行用Makefile脚本记录，使用时输入make+定义。

//示例
POS = ${PWD}
vcs: 
	vcs e203_sim/rtl/* -full64 -sverilog -debug_pp +vcd +vcdpluson
	cp pro_test/demo_gpio4sim.verilog ${POS}

sim:
	./simv
vpd:
	dve -vpd vcdplus.vpd
	rm demo_gpio4sim.verilog

看似简单的脚本实际隐藏着非常多的细节，第一次书写Makefile时遇到了很多错误
(1)$只认后面的一个字符，所以要用字符连接符“{ }”使它们识别为一个整体
(2)在terminal里可以大小写，但这里PWD必须大写才能被识别
(3)与编译器联合使用时，需要提前考虑文件编译顺序。
以编蜂鸟e203为例。为了方便，我把所有的RTL文件放到一个文件夹下，在terminal中运行无误的命令，在Makefile中会报错未找到某些定义，即需要提前编译defines文件。
问题在于环境变量。在terminal中运行vcs，整个文件夹都是可读的环境变量，但Makefile读入文件是按照文件夹的字母排放顺序，因此需要把defines文件提取出来提前编译。
也就是说，VCS会把Makefile所在的文件夹当作环境变量，指定的其他目录按顺序读取，解决方法：将defines文件放到Makefile同级目录下即可
(4)cd命令无效。在解决(3)中的问题时尝试用cd命令改变环境变量，makefile执行完后所在位置依然不变
(5)文件插入技巧。由于VCS的特殊要求，demo_gpio4sim.verilog不能放在当下路径或者指定读取目录下，但编译后的仿真工作又需要该文件出现在当下路径。因此我的解决方法是，在Makefile同级目录下再创建一个子文件夹pro_test，并将demo_gpio4sim.verilog放置其中，等编译成功后再将demo_gpio4sim.verilog复制到当下。
(6)还可以继续添加run -all,clean等命令