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RSS订阅原创 xilinxFPGA使用差分信号及差分信号有关的原语
FPGA使用差分信号1、xilinx FPGA差分信号的使用方法对于xilinx FPGA，区别altera的地方在于在Verilog的代码里，xilinx的LVDS信号需要定义一对差分对信号，通过xilinx的原语进行差分对转单端或者单端转成差分对信号。另外在IO引脚分配时，xilinx的电平标准都是一样的，比如都是LVDS_33。关于xilinx的LVDS信号引脚分配，xilinx的LVDS引脚区分p端和n端。**可以只分配P端脚号，N端脚号会自动分配。**而在代码里都需要写明差分对信号，再通过原
2021-07-05 20:57:37
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转载 数字IC设计工程师笔试面试经典100题
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。本文链接： https://blog.csdn.net/qq_41394155/article/details/89349935本文来自芯社区，谢谢。
2021-06-06 17:18:24
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原创 UART/I2C/SPI
本文重在介绍UART/I2C/SPI三种通信接口的区别与联系，帮助理解这三种接口，理解之后无论是采用单片机、FPGA或是其他方式实现读者朋友自选。后面可能会基于某种实际应用给出基于FPGA的一种实现思路，条条大路通罗马，相信在理解的基础上会有更多的实现方式。1、UART（通用异步收发传输器）（UniversalAsynchronousReceiver/Transmitter)，通信双方接三根线，RX、TX和GND，TX用于发送数据，RX用于接受数据，双方收发交叉对接，支持全双工方式。因为没有时钟控制，
2021-06-06 16:46:40
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原创 ISE14.7管脚约束设置参数详解
ISE14.7管脚约束设置参数详解EDA工具：ISE14.7引脚约束步骤：打开User Constraints中的I/OPin planning (PlanAhead)-Pre-Synthesis即可进行引脚约束打开之后界面如下直接点击Close即可此处为设计的所有输出输出，需要引脚约束的位置。选中任何一个待约束的引脚会有如下信息需要选择管脚约束设置参数详解：Name：工程中需要约束的引脚Direction：该引脚是输入还是输出Site：需要约束的信号对应的芯片管脚I/Ost
2021-06-06 14:40:32
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原创 FPGA时序分析与约束（3）——TimeQuest Timing Analyzer软件使用
FPGA时序分析与约束（2）——TimeQuest Timing Analyzer软件使用本文中时序分析使用的平台： quartusⅡ13.0芯片厂家：Inter约束的作用：1、指导EDA软件对设计的布局布线进行合理的优化以尽量满设计的约束需求，2、给时许分析工具提供一个具体的分析时钟的参考如何告知时序分析软件我们的时钟频率是多少呢？约束：时序约束，怎么约束呢？软件：（TTA）TimeQuest Timing Analyzer约束步骤：1、打开TTA软件2、创建时序网表3、读取SDC文件
2021-04-11 15:19:08
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原创 Verilog端口类型设置为wire还是reg型
Verilog端口类型设置为wire还是reg型Verilog需要在描述模块功能时或者例化模块时声明端口类型，常见的端口类型有wire和reg，常见的端口信号传输方向有input、output和inout，如无特殊说明端口类型默认为wire。结论：在描述模块功能时，input只能为wire型，output可以为wire或者reg型，inout只能为wire型；在例化模块时，被例化模块的input可以为wire或者reg型，output只能为wire型，inout只能为wire型...
2021-04-11 14:35:35
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原创 常见的逻辑电平标准
**常见的逻辑电平标准**常见信号逻辑电平参数常用的逻辑电平有：TTL、CMOS、ECL、PECL、LVDS、LVPECL、RS232、RS422、RS485、CML、SSTL、HSTL，具体的逻辑电平对应的供电电压和输入输出电压如下1:、输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平2、输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平3、输...
2021-04-03 14:45:08
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原创 Verilog有限状态机码型选择
Verilog有限状态机编码的码型选择vrilog中常见的有限状态机编码有：二进制编码、格雷码和独热码二进制编码：即我们最熟悉的8421码,表示四个状态：eg：S1=00;S2=01;S3=10;S4=11格雷码：格雷码每次码元值仅改变一位，表示四个状态：eg：S1=00;S2=01;S3=11;S4=10独热码：每个码元值只有一位是“1”其余位都为“0”，表示四个状态：eg：S1=0001;S2=0010;S3=0100;S4=1000数字系统中二进制...
2021-04-03 13:42:40
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原创 FPGA时序分析与约束（2）——与门电路代码对应电路图的时序分析
FPGA时序分析与约束（2）——与门电路代码对应电路模型的时序分本文中时序分析使用的平台： quartusⅡ13.0芯片厂家：InterQuartesⅡ时序分析中常见的时间参数：Tclk1：时钟从时钟源端口出发到达源寄存器时钟端口的延迟Tclk2：时钟从时钟端口出发到达目的寄存器时钟端口的延迟Tco：时钟上升沿到达寄存器到数据从D端输出到Q端的延迟Tdata：数据从源寄存器Q端到目的寄存器D端的延迟Tclk：时钟周期Tsu：建立时间，时钟上升沿到达寄存器前，数据必须提前n纳秒稳定下来，这个
2021-03-28 17:22:15
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原创 FPGA时序分析与约束（1）——基本概念
FPGA时序分析与约束（1）本文中时序分析使用的平台： quartusⅡ13.0芯片厂家：Inter1、什么是时序分析？在FPGA中，数据和时钟传输路径是由相应的EDA软件通过针对特定器件的布局布线得到的，因此，时序分析即是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析数据和时钟延迟之间的关系。一个设计稳定的系统，必然能够保证整个系统中所有的寄存器都能够正确的寄存数据。2、时序约束的作用？时序分析即是通过相应的EDA软件告知EDA软件在对数...
2021-03-28 15:59:31
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原创 Verilog语法---位扩展
不改变数据大小实现verilog位扩展具体使用如图，图中实现的是将位宽为39的fc1_out扩展为位宽为45的muxx1；将位宽为28的fc2_out扩展为位宽为46的muxx2
2020-10-21 21:50:38
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空空如也
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