ISE14.7管脚约束设置参数详解

最新推荐文章于 2022-03-17 15:31:56 发布
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ISE14.7管脚约束设置参数详解
EDA工具：ISE14.7
引脚约束步骤：
打开User Constraints中的I/OPin planning (PlanAhead)-Pre-Synthesis即可进行引脚约束
在这里插入图片描述
打开之后界面如下
在这里插入图片描述
直接点击Close即可在这里插入图片描述
此处为设计的所有输出输出，需要引脚约束的位置。
在这里插入图片描述
选中任何一个待约束的引脚会有如下信息需要选择
在这里插入图片描述
管脚约束设置参数详解：
Name：工程中需要约束的引脚
Direction：该引脚是输入还是输出
Site：需要约束的信号对应的芯片管脚
I/Ostd：约束管脚的电平标准,有LVCMS33、HSTL_I等多个电平标准，根据自己实际需求选择，参考https://wenku.baidu.com/view/03331349f7ec4afe04a1dff8.html
ISE14.7约束以上信息之后其他参数会自己综合。
能力有限，欢迎补充参数详解。

执剑归零者
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