FPGA时序分析与约束（3）——TimeQuest Timing Analyzer软件使用

FPGA时序分析与约束（2）——TimeQuest Timing Analyzer软件使用

本文中时序分析使用的平台： quartusⅡ13.0
芯片厂家：Inter
约束的作用：1、指导EDA软件对设计的布局布线进行合理的优化以尽量满设计的约束需求，2、给时许分析工具提供一个具体的分析时钟的参考

如何告知时序分析软件我们的时钟频率是多少呢？
约束：时序约束，怎么约束呢？软件：（TTA）TimeQuest Timing Analyzer

约束步骤：
1、打开TTA软件

2、创建时序网表
3、读取SDC文件

4、查看时钟报告

5、加入时钟约束
这里加入频率为50M、占空比为50%的时钟信号



写完SDC文件之后就可关掉TTA软件。
重新编译工程查看时钟、最大运行频率等参数已改变为50M时钟下的结果。

Create-clock：被创建约束的时钟代号
时序分析不是对代码进行分析，而是对具体的门级传输路径进行分析，所有约束操作完成之后，需要执行写SDC文件的操作，这个操作会生成包含所有约束的SDC文件，EDA软件会根据约束需求去布局布线以达到约束要求，但是，不会每次编译都会按照最优的情况去编译，所以说设计中一定要最起码加入合理的约束