DDR3
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Altera, Lattice, Xilinx DDR3使用记录
Ethan_WC
这个作者很懒,什么都没留下…
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Lattice DDR3 ip 注意事项
Lattice DDR3 ip 注意事项do ddr3_ip_eval.do 之后报错!需要将work 的路径手动修改至当前路径下。=>终于!========================为什么app_cmd和datain_rdy不对齐?难怪cmd和data是不对齐的,cmd和地址对齐。因为cmd发完之后就一直在等ipcore输出相应的使能了,和A家和X家都不一样!如果datain_rdy拉高,则将数据延迟一拍后打进ipcore的write_data口。原创 2022-03-12 23:40:10 · 718 阅读 · 0 评论 -
Altera DDR3调试记录
Altera DDR3调试记录【2021-3-6】生成DDR_IP=======================使用example_design搭建仿真环境读readme.txt\coregen\ddr3_ip\ddr_ip_example_design\simulation\README.txt例化ddr3_ip core时,下面几个接口容易忘记改。msim_setup.tcl 从code\coregen\ddr3_ip_sim\mentor中复制过来,我一般复制到c原创 2022-03-12 23:24:06 · 1101 阅读 · 1 评论