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RSS订阅原创 AXI 接口----时序基础
最近跟着V3学院尤老师在学习ZYNQ，其中一个很重要的部分是ZYNQ中的AXI接口。在这里将AXI接口的时许进行一下记录，便于将来的查阅。1、AXI结构 AXI 的结构如下图所示；可以将 AXI 的 master 和 slave 之间的数据交互划分为其中五个通道。 在写地址通道，主要进行传输 AXI 的 master 向 slave 中写入数据时地址。 在写数据通道，主要进行传输...
2020-04-30 11:44:41
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原创 时序分析基础(3)----output_delay
output_delay 分析模型output_delay 的时序分析模型如上图所示，可以看到再进行IO之间的时序分析时，其模型于前面介绍的input_delay时序分析的模型是十分类似的。只不过再output_delay的分析中，上游芯片换成了FPGA，其内部的时序参数在使用时序分析工具进行分析时是已知的。下游芯片和PCB走线延时的时序参数在时序分析工具中不确定，因此才有了对于FPGA的输出...
2020-04-24 13:57:14
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原创 时序分析基础(2)----input_delay
input_delay时序分析模型分析模型关于IO接口的时序分析模型如上图所示，可以将整个模型按照三个部分进行划分，分别是上游芯片，PCB板上走线和下游芯片。同前面介绍的寄存器的时序分析模型一致，对于IO接口的分析也是冲建立时间和保持时间来分析的。上图中的时序参数的含义分别如下：时序参数含义Tco上游芯片输出数据管脚相较于扇出节点时钟发射沿延时Td_bd数据在P...
2020-04-24 13:17:14
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原创 时序分析基础(1)----寄存器时序分析模型
时序分析模型 典型的寄存器之间的时序分析模型如下图所示： FPGA中的时序分析就是分析时钟和数据之间的关系。上图中，展示的是时序分析中最基本的模型，寄存器与寄存器之间的时序分析模型。建立时间分析数据从输入到第一级寄存器到输入到第二级寄存器所需要经过的延时由触发器内部延时Tco、寄存器之间数据路径的走线延时Tdata和数据相较于扇出源时钟的延时Tclk1；所以数据从第一级寄存器到达第...
2020-04-23 19:57:21
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空空如也
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